[发明专利]测试探针板

说明书

技术领域

本发明总的来说涉及半导体，更具体地，涉及用于测试形成在半导体晶片上的集成电路的探针板。

背景技术

现代半导体制造涉及多个步骤，包括光刻、材料沉积和蚀刻以在单个半导体硅晶片上形成多个独立的半导体器件或集成电路芯片(管芯)。如今制造的典型半导体晶片的直径可以为至少约6英寸或更多，12英寸直径的晶片为一个晶片的普通尺寸。然而，形成在晶片上的一些独立芯片可由于可在复杂的半导体制造工艺期间产生的差异和问题而具有缺陷。在晶片切割(其中，独立的集成电路芯片(管芯)与半导体晶片分离)之前，通过对多个芯片通电预定的时间周期来同时对它们执行电性能和可靠性测试(即，晶片级超负荷测试)。这些测试通常可以包括LVS(布局对线路图)验证、IDDq测试等。通过具有测试电路的自动测试设备(ATE)来捕获和分析从每个芯片或DUT(被测试器件)生成的最终电信号，以确定芯片是否具有缺陷。

为了利于晶片级超负荷测试以及同时从晶片上的多个芯片捕获电信号，使用本领域公知的DUT板或探针板。探针板本质上为印刷电路板(PCB)，其包含与形成在用于半导体芯片的晶片上的多个对应电接触或终端紧密配合的多个金属电探针。每个芯片或管芯都具有多个接触或终端，它们本身必须分别被接入来用于测试。因此，典型的晶片级测试要求在大大超过1000个芯片接触或终端和ATE测试电路之间进行电连接。因此，对于进行精确的晶片级测试来说，精确将许多探针板接触与晶片上的芯片接触对准以及形成可靠电连接是很重要的。探针板通常安装在ATE中，并用作芯片或DUT与ATE的测试头之间的接口。

随着半导体制造技术持续提高，半导体晶片上的管芯或芯片的电测试接触焊盘或凸块之间的临界尺寸或间隔(即，“间距”)持续缩短。目前半导体制造中的主要趋势为朝向具有异类芯片堆叠的3D IC芯片封装发展。这种3D IC芯片封装包括具有TSV(硅通孔)电互连结构的DUT，其中对应的微凸块测试接触细距阵列具有小于50微米(μm)的微凸块间距。

发生于现有已知测试探针板设计和组装技术相关联的技术瓶颈，其不能可靠地支持这种在3D IC芯片封装上遇到的小测试焊盘微凸块间距。存在与现有导向板制造(具有支持柔性且易于弯曲的小尺寸(例如，25微米)针状金属测试探针的紧密间隔的孔)、导向板组装技术、以及要求手动地将细长的探针通过小直径探针孔(例如，30微米)插入导向板的探针操作(这是非常耗时的操作，并且导致对结构上较细且较弱的探针造成过于频繁的损害)相关的限制。

因此，我们需要一种改进的测试探针板及其制造方法。

发明内容

为了解决上述问题，本发明提供了一种用于制造半导体测试探头的方法，包括：提供由导电材料制成的工件；使用电火花配线在第一轴方向上切割工件中的多个第一通道；使用电火花配线在第二轴方向上切割工件中的多个第二通道，第一通道和第二通道交叉，并在第一通道和第二通道之间的交点处形成限定测试探针的多个柱；以及将探针连接至形成在支持衬底中的电导体，探针和衬底限定测试探头。

其中，使用电火花机床中的反向配线电火花加工(R-WEDM)执行切割第一通道和第二通道。

其中，连接的步骤包括使用焊接回流工艺经由焊料块将探针焊接至导体。

其中，衬底包括硅，并且导体通过多个金属硅通孔形成。

其中，多个柱通过公共支持基底获得支持并从公共支持基底伸出，在切割第一通道和第二通道期间，公共支持基底与来自工件的测试探针柱集成形成。

其中，测试探针的每一个均在单个操作中同时被焊接至支持衬底中的对应导体。

该方法还包括以下步骤：在将测试探针焊接至支持衬底中的导体之后，将测试探针与公共支持基底切断。

其中，使用电火花配线切断公共支持基底。

其中，测试探针被加长，且横穿探针的长度看测试探针的形状为直线截面形。

其中，测试探针具有大约20微米的最大横穿宽度。

其中，测试探针具有大约40微米的间距。

该方法还包括以下步骤：形成从至少一个测试探针横向向外突出的阻挡件。

在将探针连接至形成在支持衬底中的电导体之前，还包括以下步骤：通过形成在支持衬底上方隔开的导向板中的开口插入至少一个测试探针的一端；以及将阻挡件与导向板接合，其中，通过导向板限制至少一个测试探针的插入深度。