[发明专利]包括减少穿通泄漏的非挥发性存储器单元的集成电路

权利要求书

1.一种集成电路，其包括：

位于衬底上的存储器阵列，其包含：

多个隔离区域；

第一多个存储器单元对，其位于第一隔离区域与第二隔离区域之间，每一存储器单元对包含第一存储器单元以及第二存储器单元，每一存储器单元对具有第一掺杂区域、第二掺杂区域以及共同掺杂区域，所述第一存储器单元包含位于所述第一掺杂区域与所述共同掺杂区域之间的第一通道区域、上覆于所述第一通道区域的第一电荷储存部件以及上覆于所述第一电荷储存部件的第一控制栅极，所述第二存储器单元包含位于所述共同掺杂区域与所述第二掺杂区域之间的第二通道区域、上覆于所述第二通道区域的第二电荷储存部件以及上覆于所述第二电荷储存部件的第二控制栅极；

第一位线，其耦接至所述第一多个存储器单元对中每一种的所述第一掺杂区域；

第二位线，其耦接至所述第一多个存储器单元对中每一种的所述第二掺杂区域；

第一共同位线，其耦接至所述第一多个存储器单元对中每一种的所述共同掺杂区域；

多个字线，其中每一字线耦接至所述第一多个存储器单元对中每一种的所述第一控制栅极以及所述第二控制栅极；以及

第一选择线，其耦接至电连接至所述第一位线的第一开关以及耦接至电连接至所述第二位线的第二开关。

2.如权利要求1所述的集成电路，其中所述存储器阵列还包括：

第二多个存储器单元对，其位于第三隔离区域与所述第二隔离区域之间，所述第二多个存储器单元对中每一种包含共享一共同掺杂区域的第一存储器单元以及第二存储器单元；

第三位线，其耦接至所述第二多个存储器单元对中每一种的所述第一掺杂区域；

第四位线，其耦接至所述第二多个存储器单元对中每一种的所述第二掺杂区域；

第二共同位线，其耦接至所述第二多个存储器单元对中每一种的所述共同掺杂区域；以及

第二选择线，其耦接至电连接至所述第三位线的第三开关以及耦接至电连接至所述第四位线的第四开关。

3.如权利要求2所述的集成电路，其中所述存储器阵列还包括共同选择线，所述共同选择线耦接至电连接至所述第一共同位线的第五开关以及耦接至电连接至所述第二共同位线的第六开关，其中所述第五开关将所述第一共同位线选择性电连接至预定电位。

4.如权利要求2所述的集成电路，其中所述存储器阵列还包括共同选择线，所述共同选择线耦接至电连接至所述第一共同位线的第五开关以及耦接至所述第二共同位线，其中所述第五开关将所述第一共同位线以及所述第二共同位线选择性电连接至预定电位。

5.如权利要求2所述的集成电路，其中所述存储器阵列还包括经由所述第一开关耦接至所述第一位线的第一全域位线。

6.如权利要求2所述的集成电路，其中所述存储器阵列还包括第二全域位线，所述第二全域位线经由所述第二开关耦接至所述第二位且经由所述第三开关耦接至所述第三位线。

7.如权利要求1所述的集成电路，其中所述存储器单元中的每一种包括浮动栅极电荷储存部件。

8.如权利要求1所述的集成电路，其中所述存储器单元中的每一种包括介电电荷储存部件。

9.如权利要求1所述的集成电路，其还包括：

电路单位，其施加偏压配置以写入所述第一存储器，其中所述偏压配置包含：

向所述衬底施加衬底电压；

向第一全域位线施加第一电压；

向第二全域位线施加第二电压；

接通第一选择线以将所述第一全域位线耦接至所述第一存储器单元的所述第一掺杂区域，且将所述第二全域位线耦接至所述第二存储器单元的所述第二掺杂区域；

断开共同选择线以浮动耦接至所述共同掺杂区域的共同位线；以及

向耦接至所述第一存储器单元的所述第一控制栅极以及所述第二存储器单元的所述第二控制栅极的字线施加第三电压。

10.如权利要求9所述的集成电路，其中所述写入偏压配置还包括向未耦接至所述第一存储器单元的字线施加接地电压或负电压。

11.如权利要求9所述的集成电路，其中所述多个存储器单元中的每一种能够保持多个信息位，所述写入方法还包括写入所述存储器单元，直至所述存储器单元的临限电压在预定临限电压目标的预定范围内。