[发明专利]半导体结构及其形成方法

说明书

技术领域

本发明是有关于半导体结构及其形成方法，特别是有关于高压半导体装置及其形成方法。

背景技术

在近几十年间，半导体业界持续缩小半导体结构的尺寸，并同时改善速率、效能、密度及集成电路的单位成本。在一般提升装置耐压程度的方法中，举例来说，是利用相同的掩模在漂移区上形成表面轮廓相同而深度范围不同的场板区域。然而，这种技术对装置阻抗的降低与开启电流的提升程度仍有限。

发明内容

本发明是有关于半导体结构及其形成方法，半导体结构的操作效能佳。

根据本发明的一个方面，本发明提供了一种半导体结构，该半导体结构包括第一掺杂区、第二掺杂区、掺杂条纹与顶掺杂区；第一掺杂区具有第一导电型；第二掺杂区形成于第一掺杂区中，并具有相对于第一导电型的第二导电型；掺杂条纹形成于第一掺杂区中，并具有第二导电型；顶掺杂区形成于掺杂条纹中，并具有第一导电型；顶掺杂区具有相对的第一侧边与第二侧边；掺杂条纹是延伸超过第一侧边或第二侧边。

根据本发明的再一个方面，本发明提供了一种半导体结构的形成方法，该方法包括以下步骤：形成第二掺杂区于第一掺杂区中；第一掺杂区具有第一导电型；第二掺杂区具有相对于第一导电型的第二导电型；形成掺杂条纹于第一掺杂区中；掺杂条纹具有第二导电型；形成顶掺杂区于掺杂条纹中；顶掺杂区具有第一导电型；顶掺杂区具有相对的第一侧边与第二侧边；掺杂条纹是延伸超过第一侧边或第二侧边。

下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示根据一实施例的半导体结构的上视图。

图2绘示根据一实施例的半导体结构的上视图。

图3绘示根据一实施例的半导体结构的上视图。

图4A绘示根据一实施例的半导体结构的剖面图。

图4B绘示根据一实施例的半导体结构的剖面图。

图5A至图8B绘示根据一实施例的半导体结构的制作方法。

图9A绘示根据一实施例的半导体结构的剖面图。

图9B绘示根据一实施例的半导体结构的剖面图。

图10绘示根据一实施例的半导体结构的上视图。

图11绘示根据一实施例的半导体结构的剖面图。

图12绘示根据一实施例的半导体结构的上视图。

图13绘示根据一实施例的半导体结构的剖面图。

图14绘示半导体结构的I-V曲线。

图15绘示半导体结构的I-V曲线。

【主要元件符号说明】

102：第一掺杂区

104：衬底

106：第二掺杂区

108：第三掺杂区

110、210：第一掺杂电极区

112、212：第二掺杂电极区

114、214：第三掺杂电极区

116、216：第四掺杂电极区

118、318、418：掺杂条纹

120、320、420：顶掺杂区

122、422：第一侧边

124、324、424：第二侧边

126、326、426：第三侧边

128、328、428：第四侧边

130：绝缘结构

132、232：栅极结构

134：介电层

136、138、140、142、236、244：导电层

具体实施方式

第一实施例

图1与图2绘示根据第一实施例的半导体结构的上视图。图3绘示图1与图2的半导体结构以虚线围住的部分的放大图。图3显示半导体结构的掺杂条纹118、顶掺杂区120、第一掺杂电极区110、第二掺杂电极区112、第三掺杂电极区114与第四掺杂电极区116。图1是省略图3中的顶掺杂区120。图2是省略图3中的掺杂条纹118。图4A绘示图3的半导体结构沿AB线段的剖面图。图4B绘示图3的半导体结构沿CD线段的剖面图。

请参照图4A与图4B，第一掺杂区102形成于衬底104中。第二掺杂区106形成于第一掺杂区102中。第三掺杂区108形成于衬底104中。第一掺杂电极区110形成于第一掺杂区102中。第二掺杂电极区112与第三掺杂电极区114形成于第二掺杂区106中。第四掺杂电极区116形成于第三掺杂区108中。掺杂条纹118形成于第一掺杂区102中。请参照图4A，顶掺杂区120形成于掺杂条纹118中。