[发明专利]基于FPGA的准循环低密度校验码译码器及译码方法

权利要求书

1.一种基于FPGA的低存储量高速QC-LDPC码译码器，包括：

变量节点计算模块VNU，用于对译码的变量节点外信息更新计算，其中包含n个变量节点计算单元VNU_j，1≤j≤n，n为基矩阵的列分块数量；

校验节点计算模块CNU，用于对译码的校验节点外信息更新计算，其中包含m个校验节点计算单元CNU_i，1≤i≤m，m为基矩阵的行分块数量；

校验方程计算模块PCU，用于校验译码结果是否为合法码字；

信道初始信息存储模块RAM_F，用于存储接收的信道似然比信息，其中包含n块RAM存储块F_j，1≤j≤n；

迭代外信息存储模块RAM_M，用于存储迭代译码过程中变量节点和校验节点相互传递的迭代外信息，其中包含m×n块RAM存储块M_i，j，1≤i≤m，1≤j≤n；

译码码字存储模块RAM_C，用于存储译码得到的码字结果；

其特征在于：

所述RAM_F、RAM_M和RAM_C三个模块中的每块RAM均存储不同的两帧译码数据；

所述每块存储块F_j中含有两个只读端口，这两个只读端口均与校验节点计算单元CNU_i相连，分别负责两帧不同的信道初始信息的读取；

所述每块存储块M_i，j中含有两个读写端口，其读写模式为“先读后写模式”，每个读写端口均与变量节点计算单元VNU_j和校验节点计算单元CNU_i相连，每个端口各负责一帧迭代外信息的读写。

2.根据权利要求1所述的译码器，其特征在于，迭代外信息存储模块RAM_M中存储的两帧译码数据为外信息初始值，其中第一帧数据存储的初始外信息为校验节点外信息，其值为全0，第二帧数据存储的初始外信息为变量节点外信息，其值为信道接收的似然比值。

3.根据权利要求1所述的译码器，其特征在于，信道初始信息存储模块RAM_F中存储的译码数据为不同的两帧信道接收似然比值。

4.根据权利要求1所述的译码器，其特征在于，译码码字存储模块RAM_C中存储的译码数据为不同的两帧译码判决结果。