[发明专利]基于FPGA的准循环低密度校验码译码器及译码方法

说明书

技术领域

本发明属于通信技术领域，涉及信道纠错码译码器，特别是一种基于FPGA的准循环低密度校验码译码器及译码方法，可用于基于LDPC码的物理层信息传输纠错。

背景技术

传统准循环低密度校验QC-LDPC码译码器主要由变量节点计算模块VNU、校验节点计算模块CNU、校验方程计算模块PCU和若干存储模块组成，其中存储模块包括三部分，分别是信道初始信息存储模块RAM_F、迭代外信息存储模块RAM_M和译码码字存储模块RAM_C，如图1所示。对于基矩阵分块数为m×n的QC-LDPC码译码器，VNU模块包含n个具体的变量节点计算单元VNU_j，1≤j≤n，CNU模块包含m个变量节点计算单元CNU_i，1≤i≤m，RAM_F模块包含n块RAM存储块F_j，1≤j≤n，RAM_M模块包含m×n块RAM存储块M_i，j，1≤i≤m，1≤j≤n。每块F_j含有一个与CNU_i相连的只读端口，每块M_i，j含有两个读写端口，两个端口均与VNU_j和CNU_i相连。RAM_M中的外信息和RAM_F中的信道信息均使用静态地址管理方式，即每个节点对应的外信息和信道信息的读写地址为固定值。若LDPC校验阵的子矩阵分块大小为z×z，QC-LDPC码译码器迭代译码的具体工作过程如下：(1)初始化：将接收的信道信息序列等分为n个分块分别存储到RAM_F中的n个F_j存储块中，将RAM_M中的外信息存储块M_i，j，1≤i≤m，1≤j≤n初始化为全零，将初始化迭代次数iter置为0次；(2)变量节点更新：每个变量节点计算单元VNU_j顺序更新与其相连的M_i，j中的z个外信息，每更新一个外信息，VNU_j分别从F_j和M_i，j的读端口中读取一个信道信息和一个外信息，进行变量节点的更新计算和本次译码码字的判决，将新的外信息和译码码字分别写入M_i，j和RAM_C中。每个节点信息的读出、计算和写入以流水线方式完成；(3)校验节点更新：每个校验节点计算单元CNU_i顺序更新与其相连的M_i，j中的z个外信息，每更新一个外信息CNU_i从与之相连的M_i，j的读端口中读取一个外信息，进行校验节点的更新计算后将新的外信息回入到M_i，j中。每个校验节点信息的读出、计算和写入以流水线方式完成。同时，PCU从RAM_C中取出译码码字信息，将码字与校验矩阵相乘，产生伴随式向量；(4)将迭代次数iter累加1。如果计算得到的伴随式向量为全零，表示此次判决得到的译码码字为合法码字，又或者iter已达到最大迭代次数MAX_ITER，那么转入步骤(5)

将译码结果输出，否则，返回到步骤(2)继续进行下一轮的迭代计算；(5)将RAM_C存储模块中的译码码字读出作为最终译码结果输出。

在存储器的访问上，VNU和CNU对RAM_M的读写是一种开关切换式的访问方法，在VNU工作时RAM_M的访问权由VNU模块控制，在CNU工作时RAM_M的访问权则由CNU模块控制。存储器M_i，j中的数据读写采用静态地址管理方式，即每个外信息数据的存储地址为固定值。每个校验矩阵子分块的z个外信息数据存储在与其对应的M_i，j中，z为校验子矩阵的维数，i，j分别为校验子矩阵的行分块序号和列分块序号。在步骤(2)中VNU_j需要按列顺序读写M_i，j中的z个外信息，该子矩阵第一列到第z列的外信息访问地址固定为0～z，读写数据时其起始访问地址为0，每下一个外信息的读写地址累加1；在步骤(3)中CNU_i按行顺序读写M_i，j中的z个外信息数据，若第i行第j列校验子矩阵的循环偏移量为α_ij，那么该子矩阵第x行的外信息数据的访问地址为(α_ij+x)modz，读写数据时起始访问地址为α_ij，每下一个读写地址为上一个地址加1后对z取模的值，这种静态地址管理方式的读写地址示意图如图2所示。