[发明专利]制作具有埋入式位线与埋入式字线的内存装置的方法

说明书

技术领域

本发明关于集成电路制作的领域，特别是关于一种制作内存阵列(如一堆栈式动态随机存取内存装置的内存阵列)的方法。

背景技术

动态随机存取内存(dynamic random access memory，DRAM)等电子储存装置一直以来都是用来保存数据的重要来源。公知的半导体DRAM一般会整合有电容与晶体管结构，其电容一般会根据其充电状态来暂时性地储存资料。一般而言，这类型的半导体内存通常需要大量密集、可轻易透过电性互连结构来进行存取的电容结构。

上述电容与晶体管结构一般被称为存储单元(cell)。存储单元会排列成内存阵列形式。而所述存储单元会透过一字线(word line)与一位线(digit line)来寻址，其中一者寻址所述存储单元的行位(column)，而另一者则寻址所述存储单元的列位(row)。

近来业界有很多关于埋入式字线所述存储单元阵列晶体管的研究，其结构中的字线会埋入半导体衬底的顶面下，并使用金属作为栅极导体。在这类内存装置中，其位线通常会制作在半导体衬底的表面，因此会需要额外的储存节点接触结构(node contact)或「存储单元接触结构」来作为半导体衬底的储存节点与有源区域之间的互连结构。

然而，上述储存节点接触结构的制作涉及了数道复杂的步骤。再者，当集成电路设计的密度变高，要将阵列中的位线与邻近的存储单元接触结构隔开会变得更为困难，故容易造成胞接触结构与位线之间或是存储单元接触结构彼此间的短路。

发明内容

本发明的目的之一即在于提供一种制作内存阵列的改良方法，以解决上述背景技术的问题与缺点。

根据本发明一实施例，其揭露了一种制作具有埋入式位线与埋入式字线的内存装置的方法，所述方法中提供了一半导体衬底，其上具有多个线形有源区域与位于所述多个线形有源区域之间的线形沟槽隔离区域，其中所述多个线形有源区域以及多个线形沟槽隔离区域沿着一第一方向交替排列；在所述半导体衬底中形成多条沿着一第二方向延伸的埋入式字符线，所述埋入式字线与所述线形有源区域及所述线形沟槽隔离区域相交，其中所述第一方向不垂直于所述第二方向；在所述半导体衬底中形成多条沿着一第三方向延伸的埋入式位线，其中所述第三方向垂直于所述第二方向；以及于所述埋入式位线之间的多个储存节点位置上形成多个储存节点。

形成上述半导体衬底中沿一第三方向延伸的埋入式位线的步骤可包含于所述半导体衬底中凹蚀出多条线形埋入式位线沟槽；于所述半导体衬底上席状沉积一衬里层；去除位于所述线形埋入式位线沟槽与所述线形有源区域交叉处的部分所述衬里层；在所述线形埋入式位线沟槽内沈积一导电层；以及以一介电盖层覆盖所述导电层。

无疑地，本发明的这类目的与其它目的在阅者读过下文以多种图示与绘图来描述的较佳实施例细节说明后将变得更为显见。

附图说明

图1-6为根据本发明实施例一系列的示意图，其描绘出一内部整合有埋入式位线与埋入式字线的内存阵列的内存装置制作方法，其中：

图1A～6A为根据本发明实施例在不同制作阶段中内存装置的内存阵列线路布局的顶示意图；

图1B～5B及图1C～5C分别为沿着图1A～5A所描绘线路布局中的线I-I’与II-II’所作的横断面示意图；

图6B与6C分别为沿着图6A所描绘线路布局中的线III-III’与IV-IV’所作的横断面示意图；

图7为一立体示意图，其表示出根据本发明实施例一内存装置部分的内存阵列。

其中，附图标记说明如下：

10   基材              32   开口

10a  顶面              50   位线

12   有源区域          52   介电盖层

12’ 平台区域          62   绝缘层

14   沟槽隔离结构      64   储存节点

16   字线              160  字线沟槽

22   位线沟槽          162  导体

26   衬里层            164  绝缘层

26a  间隙壁            166  盖层

30   光阻

具体实施方式