[发明专利]内存阵列以及在内存阵列中加速数据传输的方法

权利要求书

1.一种内存阵列，包含：

至少一对差动局部比特线；

至少一对差动全域比特线；

至少一栏选择信号线，用来将该对差动局部比特线充电至预定电压；

至少一启动信号线，用来在该对差动局部比特线的电压达到特定值时，将该对差动局部比特线耦接至该对差动全域比特线；以及

局部感测加速器，耦接于该对差动局部比特线，用来决定该对差动局部比特线的该电压，且在该电压达到该特定值时，启动加速器信号线来栓锁该对差动局部比特线中的一比特线并且将另一比特线拉低。

2.如权利要求1所述的内存阵列，其特征是，该局部感测加速器包含：

一对交叉耦合的晶体管，耦接于该对差动局部比特线之间；以及

第三晶体管，耦接于该对交叉耦合的晶体管之间，并且耦接于该加速器信号线。

3.如权利要求1所述的内存阵列，其特征是，该启动信号线用来启动该内存阵列的写入程序的写入启动信号线。

4.如权利要求1所述的内存阵列，其特征是，该启动信号线用来启动该内存阵列的读取程序的读取启动信号线。

5.一种用于在内存阵列中加速数据传输的方法，包含：

提供至少一对差动局部比特线；

提供至少一对差动全域比特线；

产生栏选择信号，以将该对差动局部比特线充电至预定值；

产生启动信号，以在该对差动局部比特线的电压达到特定值时，将该对

差动局部比特线耦接至该对差动全域比特线；以及

当该电压达到该特定值时，启动加速器信号以栓锁该对差动局部比特线中的一比特线并且将另一比特线拉低。

6.如权利要求5所述的方法，其特征是，启动该加速器信号以栓锁该对差动局部比特线中的一比特线并且将另一比特线拉低的步骤包含：

提供局部感测加速器，其耦接于该对差动局部比特线之间；以及

利用该局部感测加速器来决定该对差动局部比特线的该电压。

7.如权利要求5所述的方法，其特征是，该启动信号用来启动该内存阵列的写入程序的写入启动信号。

8.如权利要求5所述的方法，其特征是，该启动信号用来启动该内存阵列的读取程序的读取启动信号。

9.一种具有局部加速区块的内存阵列，包含：

至少一对差动局部比特线；

至少一对差动全域比特线，耦接于该对差动局部比特线之间；以及

至少一启动线，耦接于该对局部比特线或该对全域比特线；

其中该加速区块被设定来选择性地将该对差动局部比特线的一差动局部比特线栓锁在高电位且造成另一差动局部比特线降至低电位。

10.如权利要求9所述的内存阵列，其特征是，该局部加速区块包含交叉耦合至该对差动局部比特线的一对晶体管。

11.如权利要求10所述的内存阵列，其特征是，该局部加速区块包含：

接地的晶体管，透过其源极耦接至交叉耦合至该对差动局部比特线的该对晶体管的漏极；

其中该接地的晶体管的栅极耦接于局部感测加速器启动线，且该接地的晶体管的漏极接地。

12.如权利要求9所述的内存阵列，其特征是，该启动线为写入启动线，且透过一对晶体管耦接于该对差动局部比特线与该对差动全域比特线。

13.如权利要求12所述的内存阵列，其特征是，该对晶体管为P通道金属氧化半导体装置。

14.如权利要求9所述的内存阵列，其特征是，该启动线为读取启动线，且透过一对晶体管耦接于该对差动全域比特线。

15.如权利要求14所述的内存阵列，其特征是，该对晶体管为N通道金属氧化半导体装置。

16.如权利要求10所述的内存阵列，其特征是，交叉耦合至该对差动局部比特线的该对晶体管被设定来使其中的第一晶体管的栅极耦接于其中的第二晶体管的源极，该第二晶体管的栅极耦接于该第一晶体管的源极，且每一栅极-源极接面耦接于该对差动局部比特线中的一比特线。