[发明专利]内存阵列以及在内存阵列中加速数据传输的方法

说明书

技术领域

本发明涉及内存阵列以及在内存阵列中加速数据传输的方法。

背景技术

传统的半导体内存阵列包括全域(或“主要”)字节线与比特线以及局部(或“次要”)字节线与比特线，而读取跟写入的过程透过自全域比特线传输数据至局部比特线来进行，反之亦然。此外，字节线可促进比特线的存取。

举例来说，图1描绘了一个传统内存阵列100。如图所示，内存阵列100包含差动局部(local)输入/输出线(差动局部字节线)Lio与LioF，其透过多个晶体管而耦接于差动全域(global)输入/输出线(差动全域字节线)Gio与GioF。为了简洁起见，仅有单一全域输入/输出的差动对与局部输入/输出的差动对被显示于图1。

当操作时，在传统读取流程中，局部比特线会预先充电(pre-charged)，这表示它们具有一特定值。栏选择信号(column selection signal)CSEL(见图2所示的时序示意图中的t₀)被触发产生以选择一特定字节线，这使得相对应的差动比特线Lio与LioF会变“成熟的(mature)”，这表示其中有一条线会放电使得Lio与LioF之间发生电位分离(见图2所示的时序示意图中t₀与t₂之间的Lio/LioF)，而差动比特线之间必须到达一预定的电位分离临界值以使得一读取程序可开始运行(见图2所示的时序示意图中的t₁)，而此预定的电位分离临界值通常大约为300mV。因此，内存阵列100也包含一电流感测放大器，此电流感测放大器侦测比特线上的一小电流，并将该电流转换至一电压，并且放大该电压以使得一储存值可自内存中被读取出来。当该电压达到该最小电位分离时，该电流感测放大器便触发产生读取启动(read enable)信号RdEn，其可导通局部线与全域线之间的晶体管，因此允许数据的传输。

对于写入的过程而言，预备写入至一局部比特线的值出现于全域比特线上，栏选择信号CSEL(如图2所示)被触发产生以选择合适的字节线，且相对应的局部比特线开始产生信号电位分离。当该电流感测放大器侦测到该信号电位分离几乎达到300mV时，写入启动信号WrEn会被触发产生，其可将全域比特线上的值写入局部比特线。

读取程序中的栏选择信号CSEL与相对应的比特线的信号电位分离的时序描绘于图2中。如图所示，局部比特线的信号电位分离是缓慢且渐进的(见图2所示的时序示意图中t₀、t₁与t₂之间的Lio/LioF)。一般来说，为了使读取程序能快速发生，位于局部比特线上的电压应尽可能高，然而，在现今内存阵列中，电路布局的尺寸通常很小，这代表电流感测放大器的尺寸也会很小，因此，电压的放大程度便会很有限。

写入程序也被相似的问题所困扰。此外，在本技术领域中有一公认的现象是当线的长度增加时，线的电容值也会增加，在传统内存阵列100中，局部比特线相当长，因此会具有一个相对大的电容值，此现象会造成差动局部比特线Lio与LioF的缓慢信号电位分离(见图2中的Lio/LioF)，因此，当数据自全域比特线Gio与GioF写入至局部比特线Lio与LioF时，便会造成一个重负载(heavy loading)的问题。

总结来说，传统内存设计的特性(例如小尺寸感测放大器的需求以及信号线的电容的存在)对于读取与写入的程序而言会引起无可避免的问题，因此，本领域的优先目标便在于设计一种可加速局部比特线的信号电位分离的系统。

发明内容

本发明所要解决的技术问题是提供一种内存阵列以及在内存阵列中加速数据传输的方法，其可加速局部比特线之间的信号电位分离，以增加读取与写入操作的速度，同时可减少这些程序的功率消耗。

依据本发明的一实施例，其提供一种内存阵列。该内存阵列包含至少一对差动局部比特线、至少一对差动全域比特线、至少一栏选择信号线、至少一启动信号线以及局部感测加速器。该栏选择信号线用来将该对差动局部比特线充电至预定电压。该启动信号线用来在该对差动局部比特线的电压达到特定值时，将该对差动局部比特线耦接至该对差动全域比特线。该局部感测加速器耦接于该对差动局部比特线，用来决定该对差动局部比特线的该电压，且在该电压达到该特定值时，启动加速器信号线来栓锁该对差动局部比特线中的一比特线并且将另一比特线拉低。