[发明专利]纳米晶浮栅存储器阵列的编程方法

说明书

技术领域

本发明属于半导体存储器技术领域，具体涉及一种存储器的编程方法，特别是纳米晶浮栅存储器阵列的编程方法，该方法能够提高纳米晶浮栅存储器的编程效率。

背景技术

近年来，集成电路中的存储器的增长速度已超过逻辑电路，存储器占芯片面积的比例已由1999年的20％增至2007年的近80％，而逻辑电路则由1999年的66％降到2007年的14％。在存储器产品中，市场需求增长最快的是非易失性存储器。闪存(Flash Memory)作为非易失性存储器的典型器件目前已广泛应用于U盘、MP3播放器及手机等多种手持移动存储电子产品中。然而目前广泛被工业界所采用的闪存器件结构在向纳米特征尺寸发展的同时，在存储时间和功耗等方面面临着严峻的挑战。

基于纳米晶浮栅结构的非易失性存储器由于采用纳米晶作为电荷存储介质，每一个纳米晶颗粒与周围晶粒绝缘且只存储少量几个电子，从而实现分立电荷存储，降低了隧穿介质层上的缺陷形成致命的放电通道的危害，只会造成局部纳米晶上的电荷泄漏，使电荷的保持更稳定。未来，基于纳米晶浮栅结构的非易失性存储器有潜力为应用存储设备提供更高的集成密度、更低的写入/擦除电压、更快的写入/擦除速度、更高的耐受性、更强的数据保持特性和多位存储的能力。

半导体存储器存储信息是通过热电子注入(CHE)，即编程(program)来实现的，它利用高电场加速得到热电子，使得热电子在电场的作用下在源极和漏极之间形成的沟道中运动，并向漏极移动，在靠近漏极的高电场内获得足够的动能，当热电子能量足够高时，就会离开沟道，跳跃到存储器内的存储单元例如浮栅内，并被牢牢地锁在存储单元中，从而实现编程的操作。

请参阅图1和图2，图1为现有技术的纳米晶浮栅存储器的存储单元的结构示意图。如图1所示，该纳米晶浮栅存储器的存储单元包括：硅衬底1、硅衬底1上的源导电区6和漏导电区7、源导电区6和漏导电区7之间的载流子沟道上覆盖的隧穿层2，隧穿层2上覆盖的纳米晶浮栅层3、纳米晶浮栅层3上覆盖的控制栅介质层4，以及控制栅介质层4上覆盖的栅电极层5。所述纳米晶浮栅层3作为纳米晶浮栅存储器的存储介质。

图2为对现有技术的纳米晶浮栅存储器进行编程时的示意图，在编程时，分别在该存储器的栅电极5上施加栅极电压V_g，源导电区6接地，即V_s＝OV，漏导电区7上施加漏极电压V_d，于是在源导电区6和漏导电区7之间形成沟道，靠近漏导电区7处的热电子处于高的电场强度环境中，获得足够动能后，发生跃迁，如图2中箭头所示，注入到该存储器的纳米晶浮栅层3内。

图3为现有技术的纳米晶浮栅存储器阵列的示意图，如图3所示，该由多个纳米晶浮栅存储器组成的存储器阵列还包括多条相互平行排列的位线，如BL(N-1)、BL(N)、BL(N+1)、BL(N+2)，多条相互平行排列的字线，如WL(N-1)、WL(N)、WL(N+1)、WL(N+2)，该阵列中的每个纳米晶浮栅存储器都包括一个存储单元，每个存储单元连接一条位线一条字线，例如位线BL(N)和字线WL(N)，并且所述位线与所述字线相互垂直排列。对纳米晶浮栅存储器阵列来说，往往采用在存储器的存储单元的沟道中加速电子使热电子发生跃迁进入纳米晶浮栅层，由于加速通道只能限制在一个存储单元的沟道长度里，所以热电子获得能量有限，也就编程效率有限。

发明内容

(一)要解决的技术问题

本发明要解决的技术问题是：提供一种纳米晶浮栅存储器阵列的编程方法，以获得更长的热电子加速通道，增强纳米晶浮栅存储器阵列的编程效率。

(二)技术方案

为了实现本发明目的，本发明提供一种纳米晶浮栅存储器阵列的编程方法，所述阵列包括多个纳米晶浮栅存储器、多条相互平行排列的位线和多条相互平行排列的字线，每个纳米晶浮栅存储器包括一个存储单元，且每个存储单元连接一条位线和一条字线，所述多条位线与所述多条字线相互垂直排列，当对所选定存储单元进行编程时，该方法包括如下步骤：将与所选定存储单元连接的位线之前的第二条位线接地；对与所选定存储单元连接的位线之前的第一条位线施加电压V_l；对与所选定存储单元连接的位线施加电压V_h；所述V_l小于V_h。

根据本发明的一种优选方式，将与未选定存储单元连接的位线浮空。

根据本发明的一种优选方式，所述多条字线浮空。

根据本发明的一种优选方式，所述V_l为4～5V。