[发明专利]阵列基板行驱动单元、阵列基板行驱动电路以及显示装置有效
申请号: | 201210050062.4 | 申请日: | 2012-02-29 |
公开(公告)号: | CN102708795A | 公开(公告)日: | 2012-10-03 |
发明(设计)人: | 金泰逵;王颖;金馝奭 | 申请(专利权)人: | 京东方科技集团股份有限公司 |
主分类号: | G09G3/32 | 分类号: | G09G3/32 |
代理公司: | 北京银龙知识产权代理有限公司 11243 | 代理人: | 许静;赵爱军 |
地址: | 100015 *** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 阵列 基板行 驱动 单元 电路 以及 显示装置 | ||
技术领域
本发明涉及有机发光显示领域,尤其涉及一种阵列基板行驱动单元、阵列基板行驱动电路以及显示装置。
背景技术
有机发光显示二极管(OLED)由于具有高亮度,宽视角,较快的响应速度等优点,已越来越多地被应用于高性能显示中。传统的无源矩阵有机发光显示(Passive Matrix OLED)随着显示尺寸的增大,需要更短的单个像素的驱动时间,因而需要增大瞬态电流,增加功耗。同时大电流的应用会造成ITO(像素电极)线上压降过大,并使OLED工作电压过高,进而降低其效率。而有源矩阵有机发光显示(Active Matrix OLED)通过开关管逐行扫描输入OLED电流,可以很好地解决这些问题。
阵列基板行驱动电路(Gate on Array)是将栅极开关电路集成在阵列基板上,从而实现驱动电路的高度集成,从节省材料和减少工艺步骤两方面减低成本。
对于AMOLED(有源矩阵有机发光二极管)显示,不仅需要产生行选通信号,控制与该栅线相连像素的开/关状态,还需要对于有机发光显示二极管的开/关状态进行控制,该有机发光显示二极管的状态控制信号对于P型晶体管构成的AMOLED显示背板是一正电平信号,来确保在显示数据写入像素单元的过程中,OLED器件处于关闭状态,而当显示数据写入像素单元之后,OLED器件开启发光,以此来确保显示图像不会由于像素电路在数据的写入时的不稳定状态发生闪烁。
发明内容
本发明的主要目的在于提供一种阵列基板行驱动单元、阵列基板行驱动电路以及显示装置,可以确保在显示数据写入像素单元的过程中,OLED器件处于关闭状态,而显示数据写入像素单元后,OLED器件开启发光,从而确保显示图像不会由于像素电路在数据的写入的不稳定状态发生闪烁。
为了达到上述目的,本发明提供了一种阵列基板行驱动单元,包括用于产生栅极驱动信号的栅极驱动模块,所述阵列基板行驱动单元还包括发光控制模块;
所述发光控制模块,与所述栅极驱动模块的栅极驱动信号输出端连接,用于在所述栅极驱动信号的控制下产生控制有机发光二极管开关的发光控制信号,所述栅极驱动信号和所述发光控制信号反相。
实施时,所述栅极驱动模块包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管和第一自举电容,其中,
所述第一薄膜晶体管,栅极与上一级阵列基板行驱动单元的栅极驱动信号输出端连接,源极分别与所述第二薄膜晶体管的漏极连接,漏极与驱动电源连接;
所述第二薄膜晶体管,栅极与下一级阵列基板行驱动单元的栅极驱动信号输出端连接,源极与所述驱动电源连接;
所述第三薄膜晶体管,栅极与所述第一薄膜晶体管的源极连接,源极与所述第四薄膜晶体管的漏极连接,漏极与第一时钟信号输入端连接;
所述第四薄膜晶体管,栅极与第二时钟信号输入端连接,源极与所述驱动电源连接;
所述第一自举电容,连接于所述第三薄膜晶体管的栅极和源极之间;
所述第一薄膜晶体管的栅极为输入端,所述第三薄膜晶体管的源极为本级栅极驱动信号输出端。
实施时,所述发光控制模块包括第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管和第二自举电容,其中,
所述第五薄膜晶体管,栅极与下一级阵列基板行驱动单元的栅极驱动信号输出端连接,源极分别与所述第六薄膜晶体管的漏极连接,漏极与所述驱动电源连接;
所述第六薄膜晶体管,栅极与所述第四薄膜晶体管的漏极连接,源极与所述驱动电源连接;
所述第七薄膜晶体管,栅极与所述第五薄膜晶体管的源极连接,源极与所述第八薄膜晶体管的漏极连接,漏极与所述驱动电源连接;
所述第八薄膜晶体管,栅极与所述第六薄膜晶体管的栅极连接,源极与所述驱动电源连接;
所述第二自举电容连接于所述第七薄膜晶体管的栅极和源极之间;
所述第七薄膜晶体管的源极为发光控制信号输出端。
实施时,所述第一薄膜晶体管的漏极与所述驱动电源的低电平输出端连接;
所述第二薄膜晶体管的源极与所述驱动电源的高电平输出端连接;
所述第四薄膜晶体管的源极与所述驱动电源的高电平输出端连接;
所述第一薄膜晶体管、所述第二薄膜晶体管、所述第三薄膜晶体管和所述第四薄膜晶体管是p型薄膜晶体管。
实施时,所述第五薄膜晶体管的漏极与所述驱动电源的低电平输出端连接;
所述第六薄膜晶体管的源极与所述驱动电源的高电平输出端连接;
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