[发明专利]半导体器件

说明书

相关申请的交叉引用

2011年3月9日提交的日本专利申请No.2011-52029的公开，包括说明书、附图和摘要，作为参考全部并入于此。

技术领域

本发明涉及一种具有电阻元件的半导体器件。

背景技术

在某些情况下，可以在半导体器件中形成多个电阻元件。例如，在专利文献1中描述的技术是一种涉及具有多个可变电阻元件的半导体存储器件的技术。更具体地，是一种在形成了多个可变电阻元件的存储区域中形成虚拟元件的技术。描述了由此可以降低可变电阻元件的特性变化。

然后，例如在专利文件2中描述的技术是一种涉及在半导体衬底上的元件隔离膜上形成了多晶电阻的半导体器件的技术。更具体地，其描述了通过在靠近电阻元件的位置形成活性区域，可以抑制在元件隔离膜中产生碟陷现象。碟陷现象是一种当通过CMP(化学机械抛光)方法平整化元件隔离膜时在元件隔离膜的中央形成凹陷的现象。

[专利文献1]

日本未审查专利申请公布No.2010-219098

[专利文献2]

日本未审查专利申请公布No.2002-261244

发明内容

为了绝缘和分离电阻元件与半导体衬底，形成在半导体器件中的电阻元件有时可以形成于在半导体衬底上形成的元件隔离膜上。例如，通过用CVD(化学气相沉积)方法等将绝缘膜嵌入到通过蚀刻半导体衬底形成的沟槽中，并通过CMP方法对其进行抛光，形成元件隔离膜。

然而，有时会发生：由于碟陷现象在元件隔离膜的中央形成凹陷。如果出现碟陷现象，在元件隔离膜上形成的电阻元件的加工形状就会变化，因此整个电阻网络的电阻精度会大大降低。

此外，有时会发生：在为了形成要嵌入元件隔离膜的沟槽而蚀刻半导体衬底的过程中，半导体衬底蚀刻不充分，且未蚀刻部分会留在半导体衬底的沟槽中。如果残留有未蚀刻部分，有时会发生：半导体衬底透过嵌入到沟槽中的元件隔离膜而暴露，在形成在元件隔离膜上的电阻元件和半导体衬底之间会产生短路。这样，就几乎不能确保半导体器件的可靠性。

根据本发明的一个方面，提供一种半导体器件，包括：衬底；嵌入到衬底中并具有多个开口的绝缘膜；形成在衬底中并位于这些开口中的多个虚拟扩散层；在电阻元件形成区域中形成在绝缘膜上方使得在平面图中不与虚拟扩散层重叠并且在第一方向上延伸的多个电阻元件；和在电阻元件形成区域中形成在绝缘膜和虚拟扩散层上方且在第一方向上延伸的多个虚拟电阻元件；其中虚拟电阻元件中的每一个，在平面图中与衬底水平的平面上，与在与第一方向垂直的第二方向上对齐的至少两个虚拟扩散层重叠。

根据本发明的该方面，多个虚拟扩散层形成在衬底中。然后在电阻元件形成区域中形成的虚拟电阻元件中的每一个，在平面图中与衬底水平的平面上，与在与第一方向垂直的第二方向上对齐的至少两个虚拟扩散层重叠。通过这样做，减小了形成绝缘膜的区域。结果，能够抑制绝缘膜形成时的制造条件变化。因此，能够抑制发生碟陷现象。

其间，本发明人发现：在蚀刻半导体衬底时，当半导体衬底留作虚拟扩散层的部分均匀排列时，降低了未蚀刻部分留在半导体衬底的沟槽内的发生。根据本发明的这一方面，至少两个在第二方向上对齐的虚拟扩散层存在于与虚拟电阻元件重叠的区域中。结果，与例如在虚拟电阻元件下面形成一个虚拟扩散层的情况相比，虚拟扩散层可以均匀排列。因此，能够降低在半导体衬底的沟槽中出现残留未蚀刻部分。总之，能够确保半导体器件的可靠性。

本发明使得能够确保半导体器件的可靠性。

附图说明

图1是示出根据第一实施例的半导体器件的平面图；

图2是示出图1中所示的半导体器件的截面图；

图3是示出根据比较例的半导体器件的截面图；

图4是示出256色源驱动IC的伽马电阻的图；

图5是示出256色源驱动IC的伽马特性的曲线图；

图6是示出根据第二实施例的半导体器件的平面图；

图7是示出根据第三实施例的半导体器件的平面图；

图8是示出图7中所示的半导体器件的电路图；

图9是示出最大碟陷量和电阻率精度与虚拟扩散层之间的最小距离的依赖关系的曲线图；

图10是示出最大碟陷量和电阻率精度与虚拟电阻元件和虚拟扩散层的重叠量的依赖关系的曲线图；

图11是说明图10中示出的虚拟电阻元件和虚拟扩散层之间的重叠量的图；