[发明专利]改进的集成电路接地屏蔽结构

说明书

技术领域

本发明一般地涉及半导体领域，更具体地来说，涉及集成电路器件。

背景技术

半导体集成电路(IC)工业经历了快速发展。IC材料和设计的技术进步已经产生了多个IC时代，其中，每一代都比前一代具有更小和更复杂的电路。然而，这些进步增加了处理和制造IC的复杂性，并且对于这些将要实现的进步，需要IC处理和制造的类似开发。在集成电路演进的过程中，功能密度(即，单位芯片面积上的互连器件的数量)通常增加，而几何尺寸(即，可使用制造工艺创建的最小元件(或线))减小。这种工艺可以被称为缩小工艺。

可以在IC芯片上形成各种有源或无源电子元件。例如，可以在IC芯片上形成电感器、电阻器、电容器、晶体管等。还可以在IC芯片上实施屏蔽结构以提供用于诸如电感器的器件隔离，从而减小噪声和干扰的不利影响(尤其在高频下)。然而，传统的屏蔽结构仍然会导致不期望的寄生电容，这会降低诸如电感器的器件的质量因数，并且导致其性能劣化。此外，寄生电容问题会随着缩小工艺的继续而变得恶化。

因此，虽然现有IC上的屏蔽结构通常足以达到其预期目的，但这些屏蔽结构不能在每一方面都完全满足要求。

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种装置，包括：第一管芯，包含电子元件；第二管芯，包含接地屏蔽结构；以及设置在所述第一管芯和所述第二管芯之间的层，其中，所述层将所述第一管芯和所述第二管芯连接在一起。

在该装置中，所述电子元件和所述接地屏蔽结构都包含导电材料；以及所述电子元件为电感器线圈。

在该装置中，所述第一管芯和所述第二管芯都包括硅衬底或插入式衬底。

在该装置中，所述插入式衬底包括：介电材料、高阻抗材料、或玻璃材料。

在该装置中，所述层包括底部填充材料。

在该装置中，所述层的厚度为至少十微米。

在该装置中，所述层包含一个或多个微凸块。

在该装置中，所述第一管芯和所述第二管芯中的至少一个包含：一个或多个伪金属器件。

在该装置中，所述接地屏蔽结构器件包括：第一部分和第二部分；所述第一部分和所述第二部分形成在不同的层中；所述第一部分和所述第二部分都具有弯曲形状；以及自顶部向下看时，所述第一部分和所述第二部分被定位为相互偏移。

根据本发明的另一方面，提供了一种器件，包括：电感器线圈，形成在第一管芯中；图案化接地屏蔽(PGS)器件，形成在与所述第一管芯分离的第二管芯中；底部填充材料，位于所述第一管芯和所述第二管芯之间。

在该器件中，所述第一管芯和所述第二管芯中的一个包括硅衬底，并且所述第一管芯和所述第二管芯中的另一个包括插入式衬底。

在该器件中，所述硅衬底包括形成在其中的多个微电子器件；以及所述插入式衬底包括：介电材料和玻璃材料中的一种。

在该器件中，所述第一管芯和所述第二管芯中的一个包括至少一个伪金属元件。

在该器件中，所述底部填充材料包括至少一个伪微凸块。

在该器件中，自顶部向下看时，所述伪微凸块被所述电感器线圈包围。

在该器件中，所述PGS器件包含形成在两个独立的金属层中的第一伸长的绕组部分和第二伸长的绕组部分，自顶部向下看时，所述第一伸长的绕组部分和所述第二伸长的绕组部分相对于彼此没有对准。

根据本发明的又一方面，提供了一种微电子器件，包括：第一管芯，包含多个第一互连层，其中，电感器线圈结构设置在所述第一互连层的子集中；第二管芯，包含多个第二互连层，其中，图案化接地屏蔽(PGS)结构设置在所述第二互连层的子集中；以及底部填充层，设置在所述第一管芯和所述第二管芯之间，所述底部填充层包含一个或多个微凸块。

在该微电子器件中，所述第一管芯和所述第二管芯都包括作为硅衬底和插入式衬底中的一种的衬底。

在该微电子器件中，所述第一管芯和所述第二管芯中的至少一个包含多个伪金属元件；以及所述底部填充层包含多个伪微凸块，自顶部向下看时，所述多个伪微凸块被所述电感器线圈结构包围。

在该微电子器件中，所述PGS结构包括形成在所述第二互连层的不同层中的第一部分和第二部分，以及其中，自顶部向下看时，所述第一部分和所述第二部分都具有弯曲形状并且相互没有对准。

附图说明

当结合附图进行阅读时，根据以下详细描述更好地理解本公开内容的多个方面。应该强调的是，根据工业的标准实践，各种部件没有按比例绘制。实际上，为了讨论的清楚，可以任意增大或减小各种部件的尺寸。