[发明专利]半导体装置及基准电压生成电路

说明书

技术领域

本发明涉及包括在栅极电极内具有耗尽层的MOS晶体管的半导体装置。

背景技术

构成半导体装置的晶体管一般具有温度特性，其特性随温度而变化。因此，使用晶体管的各种装置也具有温度特性。半导体温度传感器是积极地利用了温度特性较大这一点的半导体装置。另一方面，也有在温度变化的情况下谋求特性尽量不变化的半导体装置，为了其实现，需要在晶体管和电路双方想办法。

专利文献1：日本特开平11-134051号公报

发明内容

例如，在基准电压生成电路的情况下，温度变化时，作为基准电压生成电路的输出电压的基准电压也变化。在由专利文献1公开的技术中，为了对基准电压进行温度修正，存在温度修正电路。因此，该部分成为规模较大的电路。

本发明是鉴于上述课题而做出的，提供一种半导体装置，其通过赋予MOS晶体管期望的温度特性，能够减小用于修正的电路的规模，或者不需要用于修正的电路。

本发明为了解决上述课题，提供具有MOS晶体管的半导体装置，具备：源极区域及漏极区域，设置于第一导电型半导体衬底；栅极绝缘膜，设置于所述源极区域与所述漏极区域之间的区域上；以及栅极电极，设置于所述栅极绝缘膜上，所述栅极电极沿半导体衬底的垂直方向具备第二导电型半导体层，以及在所述第二导电型半导体层与所述第二导电型半导体层的下层的接合面产生的耗尽层。

在本发明的半导体装置中，温度变化时，栅极电极内部的耗尽层的厚度变化，栅极电压对沟道形成的影响变化，因而与通常的MOS晶体管的情况相比，控制阈值电压的因素增加。利用这一点，能够赋予MOS晶体管期望的温度特性，因而温度修正电路较小即可。因此，能减小电路规模。

附图说明

图1是示出第1实施例的截面图。

图2是示出第2实施例的截面图。

图3是示出作为第3实施例的基准电压生成电路的电路图。

标号说明

10N型半导体衬底；20场绝缘膜；30栅极绝缘膜；40栅极；41P型半导体层；42耗尽层；43N型半导体层；51源极区域；52漏极区域。

具体实施方式

以下，参照附图对本发明的实施方式进行说明。

[实施例1]

首先，对MOS晶体管的结构进行说明。图1是示出作为本发明的第1实施例的MOS晶体管的截面图。

MOS晶体管具备第1导电型半导体衬底10、场绝缘膜20、栅极绝缘膜30、栅极电极40、源极区域51以及漏极区域52。栅极电极40沿半导体衬底10的垂直方向具备第2导电型半导体层41以及使第2导电型半导体层耗尽的耗尽层42。栅极绝缘膜30设置于源极区域51与漏极区域52之间的区域上。栅极电极40设置于栅极绝缘膜30之上。在栅极电极40与作为栅极电极40的下层的栅极绝缘膜30的接合面产生耗尽层42。以第1导电型为N型，则第2导电型为P型。

在此，为了使栅极电极的下侧耗尽，需要栅极电极的导电型与成为栅极电极之下的半导体衬底的导电型不同。

形成有MOS晶体管的第1导电型半导体衬底的区域，通过用LOCOS(硅的局部氧化：LOCal Oxidation of Silicon)法的膜厚约100～500nm的场绝缘膜20，或通过将深度约50～300nm的氧化膜埋入的STI(浅沟槽隔离：Shallow Trench Isolation)(未图示)，在半导体衬底的表面附近与周围的区域电分离。接着，设置膜厚约5～100nm的栅极绝缘膜30。接着，在栅极绝缘膜30之上，设置膜厚约200～300nm的栅极电极40。向栅极电极40离子注入杂质，作成第2导电型半导体层41。此时，注入的杂质的浓度必须以利用其与半导体衬底的电位差使栅极电极的下部耗尽的方式设定。而且，源极区域51及漏极区域52利用杂质的离子注入形成。

接着，对本实施例的MOS晶体管的动作进行说明。

在通常的MOS晶体管中，即使温度变化，也不会有栅极绝缘膜厚度的变化、或栅极电极的耗尽，因而栅极绝缘膜电容几乎不变化。然而，在本实施例的MOS晶体管中，温度变化时，栅极电极40的下部的耗尽层42的厚度变化。耗尽层带有电容，因而耗尽层厚度的变化与栅极绝缘膜厚度的变化具有同样的效果，栅极绝缘膜电容变化。