[发明专利]组合数据电平移位器和去偏移器

权利要求书

1.一种集成电路，包括：

布置在所述集成电路上的电路单元，其中所述电路单元被配置成：

从所述集成电路的发送区域接收数据信号的至少一部分，所述数据信号与第一时钟信号相关联，

接收与所述集成电路的接收区域相关联的第二时钟信号的至少一部分，所述第二时钟信号具有与所述第一时钟信号相同的频率，以及

向所述接收区域发送所述数据信号的所接收的部分。

2.根据权利要求1所述的集成电路，还包括：

耦合到所述电路单元的存储器单元，其中，所述存储器单元包括循环地耦合在环路中的两个反相器。

3.根据权利要求1所述的集成电路，其中，所述第二时钟信号与所述第一时钟信号交错。

4.根据权利要求1所述的集成电路，其中，所述电路单元还被配置成将所述数据信号的所接收的部分从与所述发送区域相关联的第一电压电平电平移位到与所述接收区域相关联的第二电压电平。

5.根据权利要求4所述的集成电路，其中，所述电路单元包括第一、第二、第三和第四晶体管，并且其中：

所述第一晶体管串联地耦合到所述第二晶体管；

所述第三晶体管串联地耦合到所述第四晶体管；

所述第一晶体管和所述第三晶体管被配置成分别接收所述数据信号的所述至少一部分；以及

所述第二晶体管和所述第四晶体管被配置成分别接收所述第二时钟信号的所述至少一部分。

6.根据权利要求1所述的集成电路，其中，所述与第一时钟信号相关联的数据信号的至少一部分包括所述数据信号的与所述第一时钟信号的偶计数脉冲相关联的一部分，并且其中，所述第二时钟信号的至少一部分包括所述第二时钟信号的偶计数脉冲。

7.根据权利要求6所述的集成电路，还包括：耦合到所述第一电路单元的另一电路单元，所述另一电路单元包括第五、第六、第七和第八晶体管，其中：

所述第五晶体管串联地耦合到所述第六晶体管；

所述第七晶体管串联地耦合到所述第八晶体管；

所述第五晶体管和所述第七晶体管分别被配置成接收所述数据信号的与所述第一时钟信号的奇计数脉冲相关联的一部分；以及

所述第六晶体管和所述第八晶体管分别被配置成接收所述第二时钟信号的与所述第二时钟信号的奇计数脉冲相关联的一部分。

8.根据权利要求5所述的集成电路，其中，所述第一晶体管和所述第三晶体管被配置成分别接收所述数据信号的所述至少一部分还包括：所述第一晶体管被配置成接收所述数据信号的所述至少一部分，以及所述第三晶体管被配置成经由反相器接收所述数据信号的所述至少一部分。

9.根据权利要求1所述的集成电路，还包括：耦合到所述第一电路单元的输出节点以改善被发送的数据信号的稳定性的锁存器。

10.一种方法，包括：

从集成电路(IC)的发送区域接收与第一时钟信号相关联的数据信号的第一部分和第二部分；

接收与所述IC的接收区域相关联的第二时钟信号的第一部分和第二部分，其中，所述第二时钟信号具有与所述第一时钟信号相同的频率；

基于所述数据信号的第一部分和所述第二时钟信号的第一部分生成输出信号的第一部分；以及

基于所述数据信号的第二部分和所述第二时钟信号的第二部分生成所述输出信号的第二部分。

11.根据权利要求10所述的方法，还包括：

将所述输出信号的第一部分和第二部分复用成所述输出信号，其中，所述数据信号与第一电压电平相关联，并且所述输出信号与不同于所述第一电压电平的第二电压电平相关联。

12.根据权利要求10所述的方法，还包括：

生成所述第一时钟信号的第一部分和第二部分，其中，所述第一时钟信号的第一部分和第二部分分别与所述第一时钟信号的偶计数时钟周期和奇计数时钟周期相对应；

基于所述第一时钟信号的第一部分生成所述数据信号的第一部分；以及

基于所述第一时钟信号的第二部分生成所述数据信号的第二部分。

13.根据权利要求10所述的方法，还包括：

基于所述第二时钟信号的偶计数时钟周期生成所述第二时钟信号的第一部分；以及

基于所述第二时钟信号的奇计数时钟周期生成所述第二时钟信号的第二部分。