[发明专利]半导体集成电路器件的制造方法

说明书

相关申请的交叉引用

这里通过参考整体引入2011年3月22日提交的日本专利申请No.2011-62139的公开内容，包括说明书、附图和摘要。

技术领域

本发明涉及在应用于半导体集成电路器件(或半导体器件)的制造方法中的用于栅极电极的加工技术等时有效的技术。

背景技术

日本未审专利公开No.2002-175981(专利文献1)或与之对应的美国专利公开No.2002-59557(专利文献2)公开了一种技术，其中在对SRAM(静态随机访问存储器)中的栅极电极等的构图中，为了避免图案角部的圆化，将相对于硬掩模膜对抗蚀剂膜进行构图、使用抗蚀剂膜对硬掩模膜进行构图以及去除抗蚀剂膜的步骤重复两次，以获得其角部不被圆化的硬掩模膜图案。

日本未审专利公开No.2008-91824(专利文献3)或与之对应的美国专利No.7,462,566(专利文献4)公开了一种技术，其中在对栅极电极等的构图中，在先使用具有线和空间图案的第一抗蚀剂膜对硬掩模膜进行构图以及去除该抗蚀剂膜之后，将微图案转移到第二抗蚀剂膜上，并使用新的抗蚀剂膜加工硬掩模膜。

日本未审专利公开No.2010-118599(专利文献5)公开了一种技术，其中在栅极电极等的构图中，先使用第一抗蚀剂膜执行对用于分离位于隔离区域之上的栅极邻接部分的目标膜的刻蚀，并且在去除抗蚀剂之后，使用具有线和空间图案的第二抗蚀剂膜执行对目标膜的刻蚀。

[现有技术文献]

[专利文献]

[专利文献1]

日本未审专利公开No.2002-175981

[专利文献2]

美国专利公开No.2002-59557

[专利文献3]

日本未审专利公开No.2008-91824

[专利文献4]

美国专利No.7,462,566

[专利文献5]

日本未审专利公开No.2010-118599

发明内容

为了使图案小型化，特别是为了减小SRAM的单元面积，重要的是减小相邻栅极的端部之间的距离。然而，在28nm技术节点下，一般难以通过使用ArF(在193nm的波长处)一次曝光转移图案。因此，通常通过多次重复曝光、刻蚀等形成微图案。然而，存在如下这样的问题：在用于线和空间图案的刻蚀之后，新的抗蚀剂图案未被平坦化，以及由于在栅极叠置材料中使用高k绝缘膜和金属电极部件而导致抗氧化性和抗湿法刻蚀性低。

为了解决这样的问题，实现了本发明。

本发明的目的在于提供一种具有高可靠性的半导体集成电路器件的制造工艺。

从本说明书和附图的陈述，本发明的上述以及其它目的和新颖特征将变得显而易见。

下面是对本申请中公开的发明的代表性实施例的概要的简述。

也就是，根据本发明的一个方面，在对存储器区域中的具有高k栅极绝缘膜和金属电极膜的栅极叠置膜(包括虚拟栅极叠置膜)的构图中，首先使用第一抗蚀剂膜执行用于相邻栅极电极之间的切割区域的刻蚀，并且在去除不再需要的第一抗蚀剂膜之后，使用第二抗蚀剂膜执行用于线和空间图案的刻蚀。

下面是对根据本申请中公开的发明的代表性实施例获得的效果的简述。

也就是，在对存储器区域中的具有高k栅极绝缘膜和金属电极膜的栅极叠置膜(包括虚拟栅极叠置膜)的构图中，首先使用第一抗蚀剂膜执行用于相邻栅极电极之间的切割区域的刻蚀，并且在去除不再需要的第一抗蚀剂膜之后，使用第二抗蚀剂膜执行用于线和空间图案的刻蚀。因此，可以改善在形成抗蚀剂膜时第二抗蚀剂的上表面的平坦度。

附图说明

图1是用于图示本发明第一部分的实施例的半导体集成电路器件的制造方法中的作为目标器件的例子的SOC芯片的顶部布局等的晶片和芯片的顶视图；

图2是来自图1的存储器区域的截取部分R1和来自图1的非存储器区域的截取部分R2的顶视图(在完成用于相邻栅极电极之间的切割区域的构图的抗蚀剂膜的构图时)，用于图示本发明第一部分的上述实施例的半导体集成电路器件的制造方法中的栅极构图工艺的概要；

图3是来自图1的存储器区域的截取部分R1和来自图1的非存储器区域的截取部分R2的顶视图(在完成用于相邻栅极电极之间的切割区域的刻蚀时)，用于图示本发明第一部分的上述实施例的半导体集成电路器件的制造方法中的栅极构图工艺的概要；