[发明专利]绝缘体上半导体结构及其制造方法

权利要求书

1.一种绝缘体上半导体结构，包括：

衬底(100)；

晶体介质层(101)，其形成于所述衬底(100)上；

晶体器件层(102)，其形成于所述晶体介质层(101)上。

2.根据权利要求1所述的绝缘体上半导体结构，其中衬底(100)为体衬底或SOI衬底。

3.根据权利要求2所述的绝缘体上半导体结构，其中体衬底(100)或SOI衬底基底层的材料为：Si、Si Ge、Si C、或InAs。

4.根据权利要求1或2所述的绝缘体上半导体结构，其中晶体介质层(101)为单层结构，厚度大于10nm。

5.根据权利要求1或2所述的绝缘体上半导体结构，其中晶体介质层(101)为多层结构，每层厚度大于5nm。

6.根据权利要求5所述的绝缘体上半导体结构，其中多层晶体介质层的每层具有不同晶格常数。

7.根据权利要求1或2所述的绝缘体上半导体结构，其中晶体介质层(101)的制备包括外延生长法或固态沉积法。

8.根据权利要求1或2所述的绝缘体上半导体结构，其中晶体介质层(101)采用Gd₂O₃，TrHfO₄，或Nd₂O₃。

9.根据权利要求2所述的绝缘体上半导体结构，其中晶体介质层(101)的晶格常数与体衬底的晶格常数或者SOI衬底的器件层的晶格常数类似。

10.根据权利要求1或2所述的绝缘体上半导体结构，其中晶体介质层包含具有不同晶格常数的晶体介质材料的区域。

11.根据权利要求10所述的绝缘体上半导体结构，其中晶体介质层(101)的晶格常数根据器件类型来调整。

12.根据权利要求11所述的绝缘体上半导体结构，其中晶体介质层(101)的晶格常数的调整方法包括掺杂或晶向控制。

13.根据权利要求11所述的绝缘体上半导体结构，其中对于要形成N型器件的区域，将其下的晶体介质层的晶体介质材料的晶格常数调整为大于衬底(100)的材料的晶格常数；对于要形成P型器件的区域，将其下的晶体介质层的晶体介质材料的晶格常数调整为小于衬底(100)的材料的晶格常数。

14.一种绝缘体上半导体的制造方法，该方法包括以下步骤：

提供衬底(100)；

在所述衬底(100)上形成晶体介质层(101)；

在所述晶体介质层(101)上形成晶体器件层(102)。

15.根据权利要求14所述的方法，其中衬底(100)为体衬底或SOI衬底。

16.根据权利要求14或15所述的方法，其中晶体介质层(101)为单层结构，厚度大于10nm。

17.根据权利要求14或15所述的方法，其中晶体介质层(101)为多层结构，每层厚度大于5nm。

18.根据权利要求17所述的方法，其中多层晶体介质层的每层具有不同晶格常数。

19.根据权利要求14或15所述的方法，其中晶体介质层(101)由外延生长法或固态沉积法制备。

20.根据权利要求14或15所述的方法，其中晶体介质层(101)采用Gd₂O₃，TrHfO₄，或Nd₂O₃。

21.根据权利要求15所述的方法，其中晶体介质层(101)的晶格常数与体衬底的晶格常数或者SOI衬底的器件层的晶格常数类似。

22.根据权利要求14所述的方法，其中晶体介质层包含具有不同晶格常数的晶体介质材料的区域。

23.根据权利要求22所述的方法，其中晶体介质层(101)的晶格常数根据器件类型来调整。

24.根据权利要求22所述的方法，其中晶体介质层(101)的晶格常数通过掺杂或晶向控制来调整。

25.根据权利要求23所述的方法，其中对于要形成N型器件的区域，将其下的晶体介质层的晶体介质材料的晶格常数调整为大于衬底(100)的材料的晶格常数；对于要形成P型器件的区域，将其下的晶体介质层的晶体介质材料的晶格常数调整为小于衬底(100)的材料的晶格常数。