[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种具有外延法形成反T型浅沟槽隔离的MOSFET及其制造方法。

背景技术

在传统的体硅CMOS中，阱区与衬底之间形成pn结，而MOSFET的源漏区与衬底之间也形成pn结，这些寄生的可控硅结构在一定条件下可能引起电源到地之间极大的泄漏电流，产生闩锁效应。特别是在0.25μm的逻辑电路工艺节点以下，这种寄生的闩锁效应极大阻碍了半导体器件性能的进一步提高。

有效的防止闩锁效应的一种方法是采用浅沟槽隔离(STI)技术。绝缘的填充有例如氧化硅的浅沟槽隔离切断了NMOS、PMOS之间可能形成的寄生电连接，提高了器件可靠性。此外，与局部场氧工艺(LOCOS)相比，STI占用沟道宽度较短、具有较小的隔离间距，因此不会侵蚀有源区从而避免了LOCOS的鸟嘴效应。此外，STI形成的隔离结构大部分位于衬底表面下方，因此利于整个器件表面的平坦化。

然而，随着器件特征尺寸持续缩短，STI自身的绝缘性能也相对急剧下降，传统的材料、形状和结构已难以提供小尺寸器件之间的良好绝缘。如何控制器件之间的泄漏电流成为制约小尺寸器件发展的重要难题。

因此，亟需一种能有效减少器件泄漏电流而同时又不会缩小有源区面积的新型STI，以及采用了这种STI的MOSFET及其制造方法。

发明内容

由上所述，本发明的目的在于提供一种具有外延法形成反T型浅沟槽隔离的MOSFET及其制造方法，以便能有效减少器件泄漏电流而同时又不会缩小有源区面积。

为此，本发明提供了一种半导体器件，包括：在衬底上的第一外延层；在第一外延层上的第二外延层，在第二外延层的有源区中形成MOSFET；反T型的STI，形成在第一外延层和第二外延层中，并且包围有源区。

其中，STI在第一外延层中的宽度大于在第二外延层中的宽度。其中，STI在第一外延层中一部分延伸进入有源区，并且位于第二外延层中源漏区的下方。

其中，第一外延层的材质与衬底和/或第二外延层的材质不同。其中，第一外延层的材质包括SiGe。

本发明还提供了一种半导体器件制造方法，包括以下步骤：在衬底上依次形成第一外延层、第二外延层；刻蚀第二外延层，形成第二外延层开口；刻蚀第一外延层，形成第一外延层开口，第一外延层开口与第二外延层开口构成反T型的沟槽；在反T型的沟槽中填充绝缘材料，形成STI，STI包围的第二外延层构成有源区；在第二外延层的有源区中形成MOSFET。

其中，第一外延层开口的宽度大于第二外延层开口的宽度。其中，STI在第一外延层中一部分延伸进入有源区，并且位于第二外延层中源漏区的下方。

其中，第一外延层的材质与衬底和/或第二外延层的材质不同。其中，第一外延层的材质包括SiGe。

其中，刻蚀第二外延层的步骤具体包括：在第二外延层上形成硬掩膜层；光刻/刻蚀硬掩膜层，直至暴露第二外延层，形成具有硬掩膜层开口的硬掩膜层图形；以硬掩膜层图形为掩膜，各向异性刻蚀第二外延层，直至暴露第一外延层，形成第二外延层开口。其中，硬掩膜层至少包括氧化物的第一硬掩膜层、以及氮化物的第二硬掩膜层。

其中，刻蚀第一外延层的步骤采用湿法刻蚀。

其中，填充绝缘材料包括旋涂玻璃。

依照本发明的半导体器件及其制造方法，选择性刻蚀双层外延层从而形成反T型的STI，有效减少器件泄漏电流而同时又不会缩小有源区面积，提高了器件的可靠性。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1至图6为依照本发明的MOSFET的制造方法各步骤的剖面示意图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了具有外延法形成反T型浅沟槽隔离的MOSFET及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。

以下将参照图1至图6的剖面示意图来详细说明依照本发明的MOSFET的制造方法各步骤。

参照图1，在衬底1上依次形成第一外延层2和第二外延层3。