[发明专利]晶体管及其制造方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种晶体管及其制造方法。

背景技术

构成集成电路尤其超大规模集成电路的主要器件之一是金属-氧化物-半导体晶体管(MOS晶体管)。自MOS晶体管发明以来，其几何尺寸按照摩尔定律一直在不断缩小，目前其特征尺寸发展已进入深亚微米以下。

参考图1，示出了现有技术晶体管的一实施例的示意图，所述晶体管包括：衬底10、位于衬底10上的栅极结构11、形成于栅极结构11两侧衬底10上的掺杂区12(包括晶体管的源区和漏区)、形成于掺杂区12和栅极结构11上的层间介质层13、形成于层间介质层13中与所述掺杂区12相接触的金属插塞14。

对于半导体器件而言，如何减小寄生电阻，以提高电学性能一直是半导体技术领域需要解决的技术问题。对于图1所述晶体管而言，现有技术中所述衬底10通常为半导体材料(例如硅)，而金属插塞14的材料为钨。由于半导体材料和金属材料之间的接触电阻较大，这导致掺杂区12和金属插塞14的接触电阻成为晶体管中最主要的寄生电阻。

本领域技术人员一直寻求减小金属插塞和掺杂区之间接触电阻的技术方案。在公开号为CN102214691A的中国专利申请中公开了一种晶体管，通过增大金属插塞和掺杂区之间的接触面积以减小接触电阻，但是所述技术方案受到半导体器件特征尺寸不断减小的限制。

发明内容

本发明解决的技术问题是减小晶体管中金属插塞和掺杂区之间的接触电阻。

为了解决上述问题，本发明提供一种晶体管的制造方法，包括：提供半导体基底，所述半导体基底包括衬底，形成于衬底上的栅极结构，形成于栅极结构两侧衬底中的掺杂区，覆盖于所述栅极结构和掺杂区上的层间介质层；图形化所述层间介质层，形成露出所述掺杂区的凹槽；在所述凹槽的底部和侧壁上沉积介电常数小于掺杂区介电常数的第一材料，形成保型覆盖所述凹槽的第一中间层；在所述凹槽中形成金属插塞。

可选地，在形成第一中间层的步骤之后，形成金属插塞的步骤之前，还包括：在所述第一中间层上沉积介电常数小于掺杂区介电常数的第二材料，形成保型覆盖所述第一中间层的第二中间层。

可选地，形成金属插塞的步骤包括：向凹槽中填充金属材料，直至填满所述凹槽，以形成金属插塞；所述制造方法在向凹槽中填充金属材料的步骤之后，形成金属插塞的步骤之前还包括：通过化学机械研磨去除多余的材料，使金属插塞、第一中间层和层间介质层齐平。

可选地，所述第一中间层的厚度小于1nm。

可选地，在所述凹槽的底部和侧壁上沉积第一材料的步骤包括：通过原子层沉积的方法沉积第一材料。

可选地，所述晶体管为NMOS管，所述第一材料包括：氧化硅、氮化硅、氧化镧、氧化锶、氧化镁、氧化钪、氧化钕、氧化镝、氧化铪中的一种或多种。

可选地，所述晶体管为PMOS管，所述第一材料包括：氧化硅、氮化硅、氧化铝、氧化锆、氧化钽中的一种或多种。

可选地，形成保型覆盖所述第一中间层的第二中间层的步骤包括：通过原子层沉积的方法沉积第二材料。

可选地，所述第二材料包括氮化钽或氮化钛。

可选地，所述第二中间层的厚度小于1nm。

可选地，所述金属插塞的材料为钨。

相应地，本发明还提供一种晶体管，包括：衬底；形成于衬底上的栅极结构；形成于栅极结构两侧衬底中的掺杂区；覆盖于所述栅极结构和所述掺杂区上的层间介质层；形成于层间介质层中露出所述掺杂区的凹槽；覆盖于所述凹槽底部和侧壁上的第一中间层，所述第一中间层的介电常数小于掺杂区的介电常数；填充于所述凹槽中的金属插塞。

可选地，所述晶体管还包括：保型覆盖于所述第一中间层上、包围所述金属插塞的第二中间层。

可选地，所述第一中间层的厚度小于1nm。

可选地，所述晶体管为NMOS管，所述第一中间层的材料包括：氧化硅、氮化硅、氧化镧、氧化锶、氧化镁、氧化钪、氧化钕、氧化镝、氧化铪中的一种或多种。

可选地，所述晶体管为PMOS管，所述第一中间层的材料包括：氧化硅、氮化硅、氧化铝、氧化锆、氧化钽中的一种或多种。

可选地，所述第二中间层的材料包括氮化钽或氮化钛。

可选地，所述第二中间层的厚度小于1nm。

可选地，所述金属插塞的材料为钨。

与现有技术相比，本发明具有以下优点：