[发明专利]超陡倒掺杂沟道的形成方法、半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体器件及其制造方法，更具体地，涉及超陡倒掺杂沟道的形成方法、包含超陡倒掺杂沟道的半导体器件及其制造方法。

背景技术

集成电路技术的一个重要发展方向是金属氧化物半导体场效应晶体管(MOSFET)的尺寸按比例缩小，以提高集成度和降低制造成本。然而，众所周知的是随着MOSFET的尺寸减小会产生短沟道效应。随着MOSFET的尺寸按比例缩小，栅极的有效长度减小，使得实际上由栅极电压控制的耗尽层电荷的比例减少，从而阈值电压随沟道长度减小而下降。

在一方面，为了抑制短沟道效应，可以提高沟道的掺杂浓度以提高半导体器件的阈值电压。然而，如果沟道的掺杂浓度大于6×10¹⁸/cm³，则采用常规的沟道掺杂方法将会带来一系列严重问题，例如阈值电压过高、结电容明显增大、载流子有效迁移率μ_eff严重下降。结果，MOSFET的电路性能反而劣化，工作频率和驱动能力均减小。

在另一方面，在应用中可能需要减小半导体器件的阈值电压。例如，在20纳米及以下的半导体器件中，采用的电源电压已经减小到0.8V左右。相应地，半导体器件的阈值电压应当控制在±0.2V左右，以获得小的关态漏电流I_off及逻辑噪容(noise tolerance)。为了减小阈值电压，可以减小沟道的掺杂浓度。然而，减小沟道的掺杂浓度又可能导致上述的短沟道效应。

在采用沟道掺杂调节阈值电压的方法中，一种改进的技术包括在沟道区下方形成超陡倒掺杂区，利用超陡倒掺杂方法在沟道区形成陡峭的掺杂浓度分布。超陡倒掺杂区的掺杂浓度高于沟道区。沟道区和超陡倒掺杂区一起形成了超陡倒掺杂沟道，其优点包括抑制短沟道效应、提高沟道区的载流子迁移率、减小寄生电容。从而可以在调节半导体器件的阈值电压的同时提高工作频率和驱动能力。

在形成超陡倒掺杂沟道时面临的困难是超陡倒掺杂区的掺杂物向外扩散，结果难以实现所需的陡峭的掺杂浓度分布。

发明内容

本发明的目的是提供一种改进的超陡倒掺杂沟道的制造方法、包含超陡倒掺杂沟道的半导体器件及其制造方法。

根据本发明的一方面，提供一种形成超陡倒掺杂沟道的方法，包括：形成掩模，该掩模暴露对应于半导体器件的沟道区和源/漏延伸区的半导体衬底区域；采用掩模执行第一次离子注入，在半导体衬底中注入与半导体衬底的导电类型相同的第一离子；以及采用掩模执行第二次离子注入，在半导体衬底中注入与半导体衬底的导电类型相同的第二离子，其中第一次离子注入和第二次离子注入形成的注入区部分叠加形成超陡倒掺杂区。

根据本发明的另一方面，提供一种制造半导体器件的方法，包括：在半导体衬底上形成隔离结构，以限定半导体器件的有源区域；按照上述的方法形成超陡倒掺杂沟道；在沟道区上方形成包括栅极电介质和栅极导体的栅极叠层，其中栅极电介质夹在栅极导体和沟道区之间；在栅极叠层两侧形成第一侧墙；采用栅极叠层及第一侧墙和隔离结构作为硬掩模，对半导体衬底进行预非晶化；采用栅极叠层及第一侧墙和隔离结构作为硬掩模，对半导体衬底进行延伸区注入；在第一侧墙上形成第二侧墙；采用栅极叠层及第一侧墙、第二侧墙和隔离结构作为硬掩模，对半导体衬底进行源/漏注入。

根据本发明的另一方面，提供一种半导体器件，包括：半导体衬底；在半导体衬底中形成的源/漏区以及源/漏延伸区；在半导体衬底中形成并且夹在源/漏延伸区之间的沟道区；在半导体衬底中形成并且位于沟道区和源/漏延伸区下方的超陡倒掺杂区；位于沟道区上方的栅极电介质；以及位于栅极电介质上方的栅极导体，其中，所述超陡倒掺杂区的掺杂离子包括与半导体衬底的导电类型相同的第一离子和第二离子，其中第二离子比第一离子的原子量更大。

本发明利用两种离子的掺杂形成超陡倒掺杂区，其中重离子的扩散系数低，主要聚集在沟道区附近，形成了陡峭的掺杂浓度分布。沟道区表面附近的掺杂浓度可以足够低以获得合适的低阈值电压，同时获得高的载流子迁移率。在沟道区下方的超陡倒掺杂区极好地抑制严重的短沟道效应(SCE)和DIBL效应在接近沟道区的表面处发生。利用掩模还可以限定超陡倒掺杂区的横向延伸范围，以减小结电容，有利于速度的提高。

进一步地，本发明的半导体器件可以利用晕圈区进一步抑制严重的短沟道效应(SCE)和DIBL效应在体内的发生。

附图说明

图1至8示出了根据本发明的实施例的制造包含超陡倒掺杂沟道的半导体器件的不同阶段的示意性截面图。