[发明专利]时钟同步方法、装置及具有该装置的射频芯片电路

权利要求书

1.一种时钟同步的方法，其特征在于，包括：

当射频芯片处于复位状态或相应模块为非工作状态时，使带相位处理的计数器清零；

当所述带相位处理的计数器接收到启动工作的信号时，所述带相位处理的计数器对接收的锁相环PLL电路生成的高频时钟进行分频，并调整初始相位，生成第一同步时钟作为所需的同步时钟输出；

在工作过程中实时判断所述带相位处理的计数器是否接收到内部时钟同步脉冲；

如果是，所述带相位处理的计数器则以内部时钟的上升沿为基准进行相位调整，生成第二同步时钟作为所需同步时钟输出；

如果否，判断所述带相位处理的计数器是否接收到外部时钟同步脉冲，如果是，所述带相位处理的计数器则依据检测到的外部时钟的上升沿进行相位调整，生成第三同步时钟信号作为所需同步时钟输出。

2.根据权利要求1所述的方法，其特征在于，所述带相位处理的计数器以内部时钟的上升沿为基准进行相位调整，生成第二同步时钟作为同步时钟输出的具体过程包括：

所述带相位处理的计数器接收循环计数器发送的内部时钟的当前计数值；

在所述内部时钟的当前计数值减去所需同步的两个时钟的基础上，增加相位值调整相位，得到与所述内部时钟的上升沿为基准调整的第二同步时钟；将所述第二同步时钟作为所需同步时钟输出；

其中，所述相位值可为正值或负值，最大值为所述PLL电路产生高频时钟时的目标频率周期的一半，所述目标频率周期为所述PLL产生的高频时钟频率和目标频率的比值。

3.根据权利要求1所述的电路，其特征在于，所述带相位处理的计数器依据检测到的外部时钟的上升沿进行相位调整，生成第三同步时钟作为所需同步时钟输出的具体过程包括：

所述带相位处理的计数器接收外部发送的外部时钟，并经由边沿检测同步器检测外部时钟的上升沿；

获取所述PLL电路产生高频时钟时的目标频率周期；

在所述目标频率周期数值减去同步过程中所需的高频时钟的数值基础上，增加相位值调整相位，得到与所述外部时钟的上升沿为基准调整的第三同步时钟；

将所述第三同步时钟作为所需同步时钟输出；

其中，所述目标频率周期为所述PLL电路产生的时钟的频率与目标频率的比值；所述相位值可为正值或负值，最大值为所述目标频率周期的一半；同步过程中所需的高频时钟的数值为4。

4.根据权利要求1所述的电路，其特征在于，所述带相位处理的计数器无需以内部时钟的上升沿或外部时钟的上升沿为基准进行相位调整时，生成第一同步时钟作为所需同步时钟输出的具体过程包括：

获取所述PLL产生高频时钟时的目标频率周期；

在所述目标频率周期数值的基础上，增加相位值调整相位，得到第一同步时钟；

将所述第一同步时钟作为所需同步时钟输出。

5.根据权利要求1～4中任意一项所述的电路，其特征在于，所述PLL电路生成的高频时钟，其频率高于所需同步时钟N倍的时钟；其中，N大于或等于3；

或者，所述PLL电路产生的高频时钟的频率为所需同步时钟的频率的公倍数。

6.一种时钟同步装置，其特征在于，包括：带相位处理的计数器，与所述带相位处理的计数器连接的循环计数器，以及连接所述带相位处理的计数器和所述循环计数器的锁相环PLL电路；

所述PLL电路，用于产生高频时钟；

所述循环计数器，用于将接收的所述PLL电路产生的高频时钟进行分频，生成内部时钟；并向带相位处理的计数器提供内部时钟的相位计数值；

所述带相位处理的计数器，用于当射频芯片处于复位状态或相应模块处于非工作状态时，停止工作；当接收到启动工作的信号时，对接收的锁相环PLL电路生成的高频时钟进行分频，初始相位可调，生成第一同步时钟作为所需的同步时钟输出；以及在工作过程中实时判断是否接收到内部时钟同步脉冲；

如果是，则以内部时钟的上升沿为基准进行相位调整，生成以所述内部时钟的上升沿为基准调整的第二同步时钟作为所需同步时钟输出；

如果否，再判断是否接收到外部时钟同步脉冲，如果是，则依据检测到的外部时钟的上升沿进行相位调整，生成以所述外部时钟的上升沿为基准调整的第三同步时钟作为所需同步时钟输出。