[发明专利]时钟同步方法、装置及具有该装置的射频芯片电路

说明书

技术领域

本发明属于数字电路技术领域，尤其涉及一种时钟同步方法、装置及具有该装置的射频芯片电路。

背景技术

射频芯片尤其是无线射频收发芯片，在工作过程中需要接收和发送数据，其中，发送数据时需要接收基带芯片的时钟和数据。

现有技术中，射频芯片内部的工作时钟都利用外部芯片的时钟信号提供。主要包括两种方式：第一种方式为直接利用外部芯片的外部时钟作为射频芯片的内部工作时钟。但是采用该种方法存在以下缺点，其一，当外部时钟和数据在接口处的延时不同，无法同步，则会破坏时钟沿和数据的相位关系，从而造成射频芯片无法正确接收数据；其二，当外部时钟驱动能力可能不够时，若增加驱动缓冲，可能会破坏原时钟和数据的同步关系，同样会造成射频芯片无法正确接收数据；其三，该外部时钟的工作状态一直处于输入状态，当射频芯片不工作时，不能屏蔽该外部时钟，增加了射频芯片的功耗。

第二种方式为采用FIFO(First In First Out，先进先出数据缓存器)进行数据握手的方式发送数据。但是采用该种方式仍然存在以下缺点，其一，FIFO装置面积较大，占用射频芯片面积较多；其二，该种方式同样必须利用外部时钟作为射频芯片的内部工作时钟，当外部时钟出现上述第一种方式中的问题时，同样无法使射频芯片正确接收数据。

由上述可知，现有技术中的两种方式都必须采用外部芯片的时钟信号给射频芯片提供工作时钟，总的来说存在依赖性强、成本高且浪费功耗的缺点。尤其是当外部芯片不提供时钟时，射频芯片则无法正常工作。

发明内容

有鉴于此，本发明的目的在于提供一种时钟同步方法、装置及具有该装置的射频芯片电路，以克服现有技术中存在的依赖性强、成本高且浪费功耗的问题。

一种时钟同步的方法，包括：

当射频芯片处于复位状态或相应模块为非工作状态时，使带相位处理的计数器清零；

当所述带相位处理的计数器接收到启动工作的信号时，所述带相位处理的计数器对接收的锁相环PLL电路生成的高频时钟进行分频，并调整初始相位，生成第一同步时钟作为所需的同步时钟输出；

在工作过程中实时判断所述带相位处理的计数器是否接收到内部时钟同步脉冲；

如果是，所述带相位处理的计数器则以内部时钟的上升沿为基准进行相位调整，生成第二同步时钟作为所需同步时钟输出；

如果否，判断所述带相位处理的计数器是否接收到外部时钟同步脉冲，如果是，所述带相位处理的计数器则依据检测到的外部时钟的上升沿进行相位调整，生成第三同步时钟信号作为所需同步时钟输出。

优选地，所述带相位处理的计数器以内部时钟的上升沿为基准进行相位调整，生成第二同步时钟作为同步时钟输出的具体过程包括：

所述带相位处理的计数器接收循环计数器发送的内部时钟的当前计数值；

在所述内部时钟的当前计数值减去所需同步的两个时钟的基础上，增加相位值调整相位，得到与所述内部时钟的上升沿为基准调整的第二同步时钟；将所述第二同步时钟作为所需同步时钟输出；

其中，所述相位值可为正值或负值，最大值为所述PLL电路产生高频时钟时的目标频率周期的一半，所述目标频率周期为所述PLL产生的高频时钟频率和目标频率的比值。

优选地，所述带相位处理的计数器依据检测到的外部时钟的上升沿进行相位调整，生成第三同步时钟作为所需同步时钟输出的具体过程包括：

所述带相位处理的计数器接收外部发送的外部时钟，并经由边沿检测同步器检测外部时钟的上升沿；

获取所述PLL电路产生高频时钟时的目标频率周期；

在所述目标频率周期数值减去同步过程中所需的高频时钟的数值基础上，增加相位值调整相位，得到与所述外部时钟的上升沿为基准调整的第三同步时钟；

将所述第三同步时钟作为所需同步时钟输出；

其中，所述目标频率周期为所述PLL电路产生的时钟的频率与目标频率的比值；所述相位值可为正值或负值，最大值为所述目标频率周期的一半；同步过程中所需的高频时钟的数值为4。

优选地，所述带相位处理的计数器无需以内部时钟的上升沿或外部时钟的上升沿为基准进行相位调整时，生成第一同步时钟作为所需同步时钟输出的具体过程包括：

获取所述PLL产生高频时钟时的目标频率周期；

在所述目标频率周期数值的基础上，增加相位值调整相位，得到第一同步时钟；

将所述第一同步时钟作为所需同步时钟输出。