[发明专利]基于DLL时钟恢复的高速串行IO接口可测试性设计方法和系统

权利要求书

1.一种基于DLL时钟恢复的高速串行IO接口可测试性设计方法和系统，其特征在于，包含三部分：设计BIST电路模块、基于该BIST设计测试流程、实现多项测试内容的测试；其中，BIST电路包含两个模块：

1)误码率测试器BERT模块，如图2所示，包含向量生成器(Pattern Generator)和误码检测器(Error Detection)两部分，其中向量生成器生成测试数据，包含两种类型的测试向量：进行抖动、误码率测试的伪随机序列测试数据，由线性反馈移位寄存器构成的PRBS模块产生；进行抖动容限测试、时钟恢复电路灵敏度测试的测试数据，由最坏情况核(Worst Case Core)产生；误码检测器由序列检测器、数据比较器和误码计数器、比特计数器四部分构成，对测试点选通数据进行误码检测并对误码计数，最终转换为误码率；

2)DLL时钟恢复电路测试控制单元，如图3所示，由计数器实现，作用在于对DLL不同相位时钟进行控选，控选原则依赖于对测试选通点的选择，通过对不同相位时钟的选通，实现对传输数据在单位时间间隔(UI)内不同位置的采样，进行误码率浴盆图的测试。

2.如权利要求1所述的方法，其特征在于，基于本发明的可测试性设计制定测试流程，根据设计要求和测试要求，选取合适选通点，对UI不同位置进行误码测试，获得各个选通点的误码率，再由Matlab编写的抖动分离程序拟合出随机抖动和确定性抖动，并根据函数关系计算UI中心处误码率，完成抖动测试和误码率测试；测试流程不涉及昂贵测试设备的使用，完全是自测试实现，使用内部时钟，保证较高准确度，且不需要使用高端测试仪器，有效降低了测试成本，缩短测试时间。

3.如权利要求1所述的方法，其特征在于，实现多项测试内容的测试，通过设置BIST电路BERT的测试模式控选信号，选择不同的测试通道，可完成多项参数测试，包括误码率测试、抖动测试、抖动容限测试和时钟恢复电路灵敏度测试等。