[发明专利]基于DLL时钟恢复的高速串行IO接口可测试性设计方法和系统

说明书

技术领域

本发明涉及一种高速串行IO接口可测试性设计的方法，具体是基于DLL时钟恢复的高速串行IO接口可测试性设计方法和系统。

背景技术

处理器速度的增加，I/O成为限制系统级性能的瓶颈，提高I/O的性能对于提高系统性能来说非常关键。在过去40多年里，芯片间的I/O互联主要采用并行总线技术，为了提高系统性能，数据率不断增加，时钟速率也不断提高，并行数据间的偏移(skew)影响越来越大，虽然源同步(Source Synchronous，SS)技术可以通过发送选通信号来避免数据间的偏移，但由于并行信号本身的限制，并行传输方式在传输速率增加时逐渐显得力不从心。因此，原本运用在远距离传输的串行信号传输方式被应用在系统1O中，串行传输是在收发器的发送端将时钟信号嵌入传输数据流，把并行数据转换为串行传输，在接收端通过时钟恢复电路从传输数据中恢复出时钟，并以此时钟对数据流采样，将传输数据从数据流中恢复出来。

对于高速串行IO接口电路，数据率不断增加，信号质量将受到影响，抖动和噪声是影响高速信号质量最大的因素。时间轴上的抖动以及幅度轴上的噪声被认为是波形的退化，有可能引起数据的误识别，也就是误码。误码可以靠错误检测和更正协议或更上层的重发协议来避免，大多数的高速I/O通信技术中要求的误码率是10^-12。

数据率增加，单位时间间隔(UI)变得越来越小，抖动和噪声对系统影响越来越大。对于高速系统，抖动、噪声以及误码率测试(JNB testing)必不可少，是保证系统质量的重要条件。抖动会引起误码、使高速I/O电路失效，可分为确定抖动(DJ)和随机抖动(RJ)，其中，确定抖动有界，随机抖动无界。建立抖动测试，不仅是测试实际抖动是否符合设计要求，更通过抖动分离，结合各部分抖动成因优化系统性能。目前广泛应用的尾部拟合法可根据随机抖动的高斯模型和确定抖动的双迭尔塔模型建立抖动和误码率之间的函数关系，从总抖动(TJ)中分离出随机抖动和确定抖动。但这一模型没有考虑多高斯随机抖动、码间干扰、占空比失调等，并忽略了噪声的影响，因此准确度有限。

90年代末，国外公司和大学对高速电路测试领域开始了广泛的研究并取得一定的成果，但国内在这方面的研究刚刚起步，并停留在理论研究上。目前，高速系统精确测试全部参数更多还要依赖高端台式仪器，例如采样数字示波器、高速时钟生成器、误码率分析仪等，这些测试设备的测试精度高，但测试成本高、测试时间长且不能自动测试。对于面向制造的测试，这种测试成本和测试时间是不可接受的，因此要靠可测试性设计的手段来降低测试成本，缩短测试时间。

环路测试方法(Loopback)是常用的面向制造的可测试性设计方法。这一方法能够很好的解决高速I/O内部信号不可测的问题；通过不同层次的环路(内环、外环)还可以准确定位出不能达到预期指标的模块；其中外环测试可模拟真实的传输通道，使测试相对准确；环路测试大大简化了测试流程，降低测试成本。这一方法的开销是在内部增加激励生成器(data pattern generator)以及基于比较器的误码率测试器(BERT)。但是，环路测试只是通过/失败测试，属于功能测试，无法得到参数信息；如果误码率要求低，需要发送的比特数庞大，测试时间将变得很长。但环路测试结构简单、易于实现，如果能够基于环路测试，加入额外的测试电路，增加自测试控制，就能够实现对高速串行电路的性能测试，这是本发明的出发点之一。