[发明专利]非易失性半导体存储装置、系统及其中的不良列的管理方法

权利要求书

1.一种非易失性半导体存储装置，具备：

存储器单元阵列，其排列有多个能够电气改写的非易失性存储器单元；

第1数据保持电路，其暂时保持对所述存储器单元同时读出或写入的统一处理单位的读出数据或写入数据；

将所述第1数据保持电路中保持的所述数据取出至装置外部的电路；以及

第2数据保持电路，其中数据能够基于从装置外部输入的指令变更；

其中，所述统一处理单位是容量等于装置内部利用的单位数与可向装置外部连续输出或者从装置外部连续输入的最大单位数之和的单位。

2.根据权利要求1所述的非易失性半导体存储装置，还具备：

将所述第2数据保持电路保持的数据取出至装置外部的电路。

3.根据权利要求1所述的半导体存储装置，还具备：

无论所述第1数据保持电路保持的数据如何，均对应于所述第2数据保持电路保持的数据，变更输出至装置外部的数据的数据变更电路。

4.根据权利要求3所述的非易失性半导体存储装置，其中，

所述变更输出至装置外部的数据的数据变更电路包含选择电路，该选择电路根据来自指令解码器的控制信息，将所述第2数据保持电路保持的数据有选择地输出至装置外部。

5.根据权利要求1所述的非易失性半导体存储装置，还具备：

对应于所述第2数据保持电路的保持数据，不变更地保持所述第1数据保持电路的保持数据的电路。

6.根据权利要求1所述的非易失性半导体存储装置，其中，

所述第2数据保持电路保持的数据是在向不良列的存储器单元写入时，用于从验证电路电气分离该不良列、去除对该不良列的验证操作的数据。

7.根据权利要求1所述的非易失性半导体存储装置，其中，

所述第1数据保持电路及所述第2数据保持电路是设置至少1位作为单位的电路。

8.根据权利要求1所述的非易失性半导体存储装置，还具备：

检测电路部件，其连接于所述第1数据保持电路和所述验证判定电路之间，并包含：第1检测电路，其将第1检测线设定在以所述第1数据保持电路中保持的1列大小的数据的列为单位的逻辑电平；第2检测电路，其对应于所述第2数据保持电路中保持的数据，有选择地将该逻辑电平转换到第2检测线；以及第3检测电路，其响应于列激活信号，将转换到所述第2检测线的逻辑电平转换到连接于验证判定电路的第3检测线。

9.一种非易失性半导体存储装置，具备：

存储器单元阵列，其排列有多个能够电气改写的非易失性存储器单元；

第1数据保持电路，其暂时保持对所述存储器单元同时读出或写入的统一处理单位的读出数据或写入数据；

将所述第1数据保持电路中保持的所述数据取出至装置外部的电路；以及

第2数据保持电路，其中数据能够基于从装置外部输入的指令变更；

其中，所述统一处理单位是容量大于等于装置内部利用的单位数与可向装置外部连续输出或者从装置外部连续输入的最大单位数之和的单位，且是容量不超过装置内部利用的单位数、可向装置外部连续输出或从装置外部连续输入的最大单位数与设置装置内部利用的单位数作为上限的冗余区域的单位数之和的单位。

10.根据权利要求9所述的非易失性半导体存储装置，还具备：

将所述第2数据保持电路保持的数据取出至装置外部的电路。

11.根据权利要求9所述的半导体存储装置，还具备：

无论所述第1数据保持电路保持的数据如何，均对应于所述第2数据保持电路保持的数据，变更输出至装置外部的数据的数据变更电路。

12.根据权利要求11所述的非易失性半导体存储装置，其中，

所述变更输出至装置外部的数据的数据变更电路包含选择电路，该选择电路根据来自指令解码器的控制信息，将所述第2数据保持电路保持的数据有选择地输出至装置外部。

13.根据权利要求9所述的非易失性半导体存储装置，还具备：

对应于所述第2数据保持电路的保持数据，不变更地保持所述第1数据保持电路的保持数据的电路。