[发明专利]非易失性半导体存储装置、系统及其中的不良列的管理方法

说明书

本申请是于2008年2月29日提交的申请号为200810092088.9、名称为“非易失性半导体存储装置、系统及其中的不良列的管理方法”的专利申请的分案申请。 

相关申请的交叉参考 

本申请基于并主张2007年5月2日提交的在先日本专利申请No.2007-053358的优先权，这里通过参考引入其全部内容。 

技术领域

本发明涉及一种非易失性半导体存储装置，尤其是涉及能够电气改写的非易失性半导体存储装置的不良列管理方法。 

背景技术

以前，作为能够电气改写的非易失性半导体存储装置的一种，已知NAND型闪速存储器。在NAND型闪速存储器中，为了救济制造工序中产生的存储器单元的不良，安装将任意不良列自动置换成任意冗余列的冗余列救济方式(挠性列冗余)。在冗余列救济方式中，每当必要时都进行输入列地址与不良列地址的一致检测，在输入列地址与不良列地址一致时，调换访问的列(例如，参照特开2001-250395)。 

在不良地址存储电路中通常使用熔丝电路、ROM电路等，但也公开不设计这些电路，在存储器单元阵列内与其它各种初始设定数据一起存储不良地址的方式(例如，参照特开2001-176290)。这时，在电源导通时自 动读出不良地址，传输至初始设定寄存器。在以后的操作中，根据保持在初始设定寄存器中的不良地址，进行不良列的置换控制。 

此外，NAND型闪速存储器中的数据写入序列反复进行规定的写入电压施加和写入验证(verify)。即，在验证读出后，进行检查全部数据的写入是否结束的验证判定(通过/失败判定)，如果判定全部的位写入结束，则写入序列结束，如果判定存在写入不完全的位，则再次施加写入电压。 

预先设定写入电压施加次数的最大值(写入周期数或循环数)Nmax。在即便写入次数达到Nmax、全部位的写入也未结束时，设定写入为“失败”，写入序列结束。 

在对包含不良存储器单元的列进行验证判定时，因不良存储器单元的写入未结束，从而反复写入直至最大写入次数Nmax，成为“失败”，所以写入序列长时间化。因此，公开在验证判定电路中具备保持用于分离不良列的数据的锁存电路，从验证判定的判定对象中去除不良列的结构(例如，参照特开2002-140899)。 

此外，为了救济出厂后在NAND型闪速存储器的使用中后继产生的不良，公开设置有能够根据来自芯片外部的指令输入、写入不良列分离数据的锁存电路的结构(例如，参照特开2006-79695)。 

但是，由于冗余列救济方式每当必要时都在设置于NAND型闪速存储器内部的比较电路中进行输入列地址与不良列地址的一致检测，进行调换访问的列的置换控制，所以成为妨碍高速操作的一个因素。 

此外，在装置内部不存在不良列、或者只存在比预先安装的冗余列数少的不良列数时，保留未使用的冗余列不变出厂。这时，无论作为存储器单元是否正常，均存在未使用区域、即从芯片外部还是从内部都不能写入数据的区域，不能说有效使用存储器单元，使方便性降低。 

发明内容

根据本发明的第1方式，提供一种非易失性半导体存储装置，具备： 

存储器单元阵列，其排列有能够电气改写的非易失性存储器单元； 

第1数据保持电路，其至少能够暂时保持所述存储器单元的同时读出或写入的统一处理单位的读出数据或写入数据； 

将所述第1数据保持电路的所述数据取出至装置外部的电路；以及 

第2数据保持电路，其在电源导通时自动设定数据，且能够利用从装置外部输入的指令，变更在所述电源导通时设定的数据； 

其中，所述统一处理单位是容量等于装置内部利用的单位数、与可向装置外部连续输出或者从装置外部连续输入的最大单位数之和的单位。 

根据本发明的第2方式，提供权利要求1所述的非易失性半导体存储装置，还具备：检测电路部件，其包含：第1检测电路，其将第1检测线设定在所述第1数据保持电路中保持的1列大小的数据的列单位的逻辑电平；第2检测电路，其对应于所述第2数据保持电路中保持的数据，有选择地将该逻辑电平转换到第2检测线；以及第3检测电路，其响应于列激活信号，将转换到所述第2检测线的逻辑电平转换到连接于验证判定电路的第3检测线；并连接于所述第1数据保持电路和所述验证判定电路之间。 

根据本发明第3方式，提供一种非易失性半导体存储系统中的不良列的管理方法，包括： 

向包含非易失性半导体存储器的非易失性半导体存储系统供给电源，起动非易失性半导体存储器；