[发明专利]用于ESD的垂直BJT和SCR

说明书

技术领域

本发明涉及半导体器件，具体而言涉及静电放电(ESD)保护器件及其形成方法。

背景技术

半导体器件应用于大量电子器件中，诸如电脑、手机、及其他。半导体器件包括在半导体晶圆上形成的集成电路，通过在半导体晶圆上方沉积许多类型的薄材料膜，并使薄材料膜图案化以形成该集成电路。集成电路包括场效应晶体管(FET)，诸如金属氧化物半导体(MOS)晶体管。

半导体产业的目标之一是继续缩小单个FET的尺寸并增加单个FET的速度。为了实现这些目标，鳍状FET(FinFET)或者多栅极晶体管将应用于32nm以下(sub 32nm)晶体管节点。例如，FinFET不仅提高面密度而且还改进沟道的栅极控制。

双极结型晶体管(BJT)和FET需要不同的结构并因此通常使用不同的制造工艺进行制造。只是将BJT工艺步骤加入至FET工艺步骤导致工艺步骤数量增加，其中许多工艺步骤是多余的。而且，如果一些BJT工艺与FET工艺不同，它们需要单独的开发，因此增加了工艺成本。一般来说，在IC制造中，希望降低加工步骤的总数量并且使用现有工艺以避免独立工艺开发。因此，为了降低成本，可以使用共同的工艺来制造BJT和FET。但是，这种制造引入了许多工艺及设计挑战，尤其对于FinFET器件的引入。

半导体产业的另一个目标是保护电子器件和系统免于静电放电(ESD)，静电放电是电过载(EOS)的主要因素之一。如果由于ESD而发生EOS，电子器件和系统中的未受保护的集成电路(IC)可能会造成永久性损伤，电子器件或系统中的IC的任何损伤可以导致电子产品的异常运行。因此，已经开发了一些方法来保护半导体IC器件免于可能的ESD损伤。

发明内容

一方面，本发明提供了一种静电放电(ESD)保护器件，包括：阱区，由具有第一掺杂类型的半导体材料形成；浮置基极，由具有第二掺杂类型的半导体材料形成，所述浮置基极垂直设置在所述阱区的上方；第一终端接收区，由具有第三掺杂类型的半导体材料形成，所述第一终端接收区垂直设置在所述浮置基极的上方；以及第二终端接收区，由具有第三掺杂类型的半导体材料形成，所述第二终端接收区通过浅沟槽隔离(STI)区与所述第一终端接收区横向间隔分开以形成双极结型晶体管(BJT)。

在所述的ESD保护器件中，所述浮置基极与所述阱区和所述第一终端接收区直接接触。

在所述的ESD保护器件中，所述浮置基极的侧面部分与所述STI区直接接触。

在所述的ESD保护器件中，所述阱区的一部分由至少一个鳍片形成。

在所述的ESD保护器件中，所述浮置基极由至少一个鳍片形成。

在所述的ESD保护器件中，具有所述第一掺杂类型的半导体材料是n-型，具有所述第二掺杂类型的半导体材料是p-型，以及具有所述第三掺杂类型的半导体材料是相对于所述n-型的重掺杂n-型。

在所述的ESD保护器件中，具有所述第一掺杂类型的半导体材料是p-型，具有所述第二掺杂类型的半导体材料是n-型，以及具有所述第三掺杂类型的半导体材料是相对于所述p-型的重掺杂p-型。

在所述的ESD保护器件中，形成所述第一终端接收区和所述第二终端接收区的所述半导体材料是外延生长半导体材料。

另一方面，本发明还提供了一种静电放电(ESD)保护器件，包括：阱区，由具有第一掺杂类型的半导体材料形成；浮置基极，由具有第二掺杂类型的半导体材料形成，所述浮置基极垂直设置在所述阱区的上方；第一终端接收区，由具有第三掺杂类型的半导体材料形成，所述第一终端接收区垂直设置在所述浮置基极的上方；以及第二终端接收区，由具有第四掺杂类型的半导体材料形成，所述第二终端接收区通过浅沟槽隔离(STI)区与所述第一终端接收区横向间隔分开以形成硅可控整流器(SCR)。

在所述的ESD保护器件中，所述浮置基极与所述阱区和所述第二终端接收区直接接触。

在所述的ESD保护器件中，所述浮置基极与所述阱区和所述第一终端接收区直接接触。

在所述的ESD保护器件中，所述浮置基极的侧面部分与所述STI区直接接触。

在所述的ESD保护器件中，所述阱区的一部分由至少一个鳍片形成。

在所述的ESD保护器件中，所述浮置基极由至少一个鳍片形成。