[发明专利]缓冲器控制电路和包括所述缓冲器控制电路的集成电路

说明书

相关申请的交叉引用

本申请要求2011年4月12日提交的韩国专利申请No.10-2011-0033683的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种缓冲器控制电路，且更具体而言涉及一种用于控制缓冲器以准确地识别输入信号的逻辑电平的技术。

背景技术

随着各种集成电路的数据传输速度迅速地增加，高速且高质量的缓冲器是有用的。特别地，正在开发能够正确地接收因符号间干扰或串扰而失真的信号的缓冲器。

图1是现有的缓冲器电路的配置图。

参见图1，缓冲器电路包括电流供应单元110、放大器型缓冲器120以及反相器型缓冲器130。

电流供应单元110供应由放大器型缓冲器120使用的电流。可利用本技术领域熟知的电流源来配置电流供应单元110。

放大器型缓冲器120被配置成差动放大器。放大器型缓冲器120比较输入信号VIN与参考电位VREF且根据比较结果驱动输出端子V1。如果输入信号VIN的电平高于参考电位VREF，则将输出端子V1驱动至高电平，而如果输入信号VIN的电平低于参考电位VREF，则将输出端子V1驱动至低电平。

反相器型缓冲器130接收并输出来自放大器型缓冲器120的输出端子V1的信号。反相器型缓冲器130是由诸如反相器、与非门、或非门等逻辑门构成的缓冲器，反相器型缓冲器130位于缓冲器电路中放大器型缓冲器120的后端。图中示出反相器型缓冲器130包括两个反相器。

图2和图3是示出输出端子V1和输出端子V2在理想情况下和非理想情况下的电压电平的图。

参见图2，输出端子V1的信号与输出端子V2的信号的交点与参考电位VREF相同。在此情况下，当输入信号VIN与参考电位VREF相同时，由于输出端子V1的信号和输出端子V2的信号处于参考电位VREF，因此可准确地识别输入信号VIN的逻辑值。

参见图3，输出端子V1的信号与输出端子V2的信号的交点不为参考电位VREF。这是因为反相器的逻辑阈值不同于参考电位VREF这一事实而产生的。此现象的明显程度会根据包括缓冲器电路的集成芯片的PVT变化而变化。在图3所示的输出端子V1的信号与输出端子V2的信号的交点不为参考电位VREF的情况下，当输入信号VIN具有高电平时，可能将输入信号VIN错误地识别为芯片内的低电平，而当输入信号VIN具有低电平时，可能将输入信号VIN错误地识别为高电平。特别地，在输入信号VIN是诸如时钟的周期波的情况下，周期波的占空比(duty)可能失真。

发明内容

本发明的一个实施例允许缓冲器电路准确地检测输入信号的逻辑电平。

根据本发明的一个实施例，一种缓冲器控制电路可以包括：电流供应单元，所述电流供应单元被配置成供应电流且响应于码而调整所述电流；第一缓冲器，所述第一缓冲器被配置成接收所述电流并且输出通过将在一个输入节点处接收到的参考电位与在另一个输入节点处接收到的参考电位进行比较所获得的值；第二缓冲器，所述第二缓冲器被配置成缓冲第一缓冲器的输出；以及码发生单元，所述码发生单元被配置成响应于第二缓冲器的输出而产生所述码。

根据本发明的另一个实施例，一种缓冲器控制电路可以包括：第一缓冲器，所述第一缓冲器被配置成输出通过将在一个输入节点处接收到的参考电位与在另一个输入节点处接收到的参考电位进行比较所获得的值；电流吸收单元，所述电流吸收单元被配置成吸收电流且响应于码而调整所述电流；第二缓冲器，所述第二缓冲器被配置成缓冲第一缓冲器的输出；以及码发生单元，所述码发生单元被配置成响应于第二缓冲器的输出而产生所述码。

根据本发明的另一个实施例，一种缓冲器控制电路可以包括：电流供应单元，所述电流供应单元被配置成供应供电电流且响应于第一码而调整所述供电电流；第一放大缓冲器，所述第一放大缓冲器被配置成接收供电电流且通过将在一个输入节点处接收到的参考电位与在另一个输入节点处接收到的参考电位进行比较而驱动输出节点；第二放大缓冲器，所述第二放大缓冲器被配置成通过将在一个输入节点处接收到的参考电位与在另一个输入节点处接收到的参考电位进行比较而驱动输出节点；电流吸收单元，所述电流吸收单元被配置成吸收吸收电流且响应于第二码而调整吸收电流；附加缓冲器，所述附加缓冲器被配置成缓冲从输出节点输出的信号；以及码发生单元，所述码发生单元被配置成响应于附加缓冲器的输出而产生所述第一码和所述第二码。