[发明专利]垂直沟道晶体管

说明书

技术领域

本发明涉及一种半导体装置，特别是涉及一种具有埋入式位线的垂直沟道、双栅极鳍式场效晶体管(FinFET)。

背景技术

具有埋入式位线的垂直鳍式场效晶体管因其精简化的中端工艺(MOL)而逐渐成为下一4F²世代的主流(F代表光刻技术的最小线宽)。然而，于此同时，其前段工艺(FEOL)却日益复杂。举例来说，在30纳米世代下，即需要具有半尺寸及浅沟槽隔离高宽比高于20的浅沟槽隔离区(STI)。由此可知，欲以氧化层填满的沟槽将成为缩减动态随机存取存储器尺寸的一大障碍。

具有埋入式位线的垂直栅极围绕晶体管(Vertical surrounding gate transistors，SGT)，其使用增大的隔离规则以大幅降低浅沟槽隔离制造的困难性。然而，由于工艺繁复，存储器阵列的阈值电压的稳定性却也随之明显降低，其中包含冗长的埋入式位线的工艺步骤、旋转涂布介电层(SOD)的工艺步骤、金属及N型掺杂多晶硅定义晶体管栅极长度。并且，在垂直尺寸的限制下，以较长的沟道长度来减少阈值电压(V_th)的改变也无法实施。

再者，动态随机存取存储器结合埋入式位线的垂直鳍式场效晶体管也面临不同挑战。例如，由浮体效应(floating body effect)驱动的寄生双极型晶体管，会在单元操作期间造成阵列阈值电压的不稳定。另外，因为撞击游离而于位线交界所产生的过渡载流子及本体堆积所产生的过渡载流子也会减少晶体管的阈值电压。随着漏电流增加，延迟情形也随之更严重。

因此，由上所述，产业上急需提供鳍式场效晶体管及其制造方法来解决上述问题。

发明内容

本发明提供了一种垂直沟道晶体管，以解决现有技术的垂直沟道晶体管产生的浮体效应的缺陷。

为解决上述问题，本发明提供了一种垂直沟道晶体管，包括基底，具有至少一对相对设置的第一凹槽和第二凹槽；一埋入式位线，设置于第一凹槽的底部；第一源/漏极区，电连接于埋入式位线；第二源/漏极区，紧邻第一凹槽的顶部；一绝缘栅极导线，埋入第二凹槽的底部；一外延层，设置于第二凹槽内且紧邻于绝缘栅极导线；一扩散区，相对于外延层而设置，其中外延层和扩散区间夹有第一绝缘层；前栅极，位于基底的第一侧面上；及后栅极，位于基底相对于第一侧面的第二侧面上。

与现有技术相比，本发明公开的垂直沟道晶体管包括具有偏压的扩散区。由于扩散区的导电型不同于第一源/漏极区与第二源/漏极区的导电型，所以可以构成分流导流路径(或载流子排除路径)，以疏导在晶体管操作期间于垂直沟道产生的累积空穴。

附图说明

图1是具有埋入式位线的垂直沟道、双栅极鳍式场效晶体管的示意图。

图2-5是具有埋入式位线的垂直沟道、双栅极鳍式场效晶体管的制造方法的剖面图。

其中，附图标记说明如下：

1      晶体管单元          10     基底

10c    第一凹槽            10d    第二凹槽

11     第一绝缘层          12     垫层

14     垫层                15     衬垫层

19     金属层              17’   绝缘栅极导线

20     埋入式位线          21a    氧化层

21b    氧化层              22     金属底层

23     绝缘栅极结构        24     外延层

32     第一源/漏极区        33a     多晶硅层

33b     扩散区              34      第二源/漏极区

43      衬垫层              45      第二绝缘层

52      前栅极              54      后栅极

101     垂直沟道            x       方向

y       方向                z       方向

具体实施方式