[发明专利]半导体结构及其制作方法

说明书

技术领域

本发明涉及一种用于埋藏式连接带(BS，buried strap)的导电阻挡层结构及其制作工艺，尤其涉及一种用于深槽式电容器中，具有修减面积的均匀导电阻挡层结构及其制作工艺，属于半导体制造技术领域。

背景技术

目前，产业界广泛采用一个晶体管搭配一个电容器的结构，作为动态随机存取器(DRAM)的基本单元。这种一个晶体管搭配一个电容器的组件组合，使得动态随机存取器结构成为了存储位密度极高、单位制造成本又低的电子组件，所以在多种计算机存取器件中具有不可替代的地位。同时随着半导体技术的飞速发展，也同时推动着动态随机存取器元件正快速地向高密度、高容量的方向发展。

如何能在单位元件面积不断减小的同时，又能创造出维持电容量在相当水平的电容器，一直是动态随机存取器技术中最重要也最需要不断克服的挑战之一。一种具有深槽式(deep trench)电容器的动态随机存取器单元基本结构，通常采用了三维设计，先以刻蚀的方式在硅晶圆表面下方挖掘深槽预备形成电容器之用，从而可以在有限的单元平面面积内利用纵向结构增加电容器存储面积，这种深槽式电容器设计是目前高密度动态随机存取器技术的主流之一。

这种深槽式电容器的深槽内填充了重掺杂的多晶硅，且通过连接带(strap)和晶体管的源极接通。为了进一步增加动态随机存取器单元的阵列密度，产业界又采用了一种称为埋藏式连接带的制备工艺，在第二层多晶硅上使用倾斜工艺注入离子，配合选择性回蚀方法形成凹槽来得到单边的自对准连接，称为埋藏式连接带。由于此项工艺采用了埋藏式连接带，即连接带被推至硅晶圆表面下方的深沟壁上，如此完成的深槽电容器可放置于被动字线的下方，缩小了两条字线间的距离，有效的增加了动态随机存取器单元阵列的密度。在文献中对这种深槽电容器有详细的记载。

因为单边自对准的连接带，需要经过热处理过程将掺杂物扩散至底材，而和晶体管的源极电性上接通。为了有效控制连接带，在热处理过程中作为将掺杂物扩散至底材的窗口(window)，单边自对准的连接带必须要有大小恰到好处的面积，否则会增加连接带结(junction)的电场。

然而这种动态随机存取器单元中用在深槽电容器的单边自对准的连接带，在工艺上却仍然面对着许多的困难。例如，为了达到动态随机存取器单元性质普遍均匀的要求，单边自对准的连接带必须要有均匀以及大小恰到好处的面积，即存在刻蚀普遍均匀的严格要求，因此对刻蚀工艺的要求很高。另外，为了达到电容量的要求，深槽式电容器沟壁上的材料层要求很薄，从而具有缺陷增大的风险，影响良率。

发明内容

因此，本发明将提出一种动态随机存取器结构中的沟槽式电容器结构，可以保证单边自对准的连接带具有均匀以及恰到好处的窗口面积，克服上述工艺难点。

本发明要解决的技术问题在于单边自对准的连接带必须要有均匀以及恰到好处面积的问题，所以提供一种具有缩减埋藏式连接带结构的动态随机存取器结构及其制作方法。

为了解决上述技术问题，本发明采用如下技术方案：

一种半导体结构，具有半导体底材、电容器导电材料、电介质层以及导电阻挡层。半导体底材具有沟槽。电容器导电材料位在沟槽内。电介质层位在沟槽中，且包围电容器导电材料。位在电容器导电材料和半导体底材之间的导电阻挡层，被电介质层上下围绕，且直接接触电容器导电材料和半导体底材。导电阻挡层具有缩减的面积，作为电连接电容器导电材料和半导体底材修整过均匀的埋藏式连接带结构。

作为本发明的一项优选方案，电介质层上下围绕且直接接触导电阻挡层。

作为本发明的另一项优选方案，导电阻挡层同时位在电容器导电材料、电介质层和半导体底材之间。

作为本发明的另一项优选方案，电介质层分别包含第一介质层以及第二介质层。其中，第一介质层和第二介质层不同，且分别具有互补之倾斜面。

本发明又提出一种半导体结构的制备方法，包括以下步骤：

步骤一、在位在半导体底材中的沟槽中填满第一介质层，半导体底材的沟槽中有电容器导电材料、第一导电阻挡层和第二导电阻挡层，电容器导电材料位在沟槽内且具有凹槽、第一介质层围绕电容器导电材料，第一导电阻挡层位在电容器导电材料和半导体底材之间，而第二导电阻挡层位在凹槽中；

步骤二、利用回蚀技术去除填满沟槽的一部分第一介质层，使得第一介质层形成位在凹槽上的倾斜面，而暴露出电容器导电材料；