[发明专利]一种具有高锗组分的锗硅沟道PMOS的制备方法

说明书

所属技术领域

本发明属于半导体器件领域，尤其涉及一种提高锗硅(SiGe)PMOS器件沟道中锗(Ge)组分的方法，来提高器件性能。

背景技术

在现代半导体技术中，提高半导体器件的性能是一个很重要的课题。提高载流子迁移率是提高半导体器件的驱动电流的有效措施之一，而载流子迁移率的提高可以通过在沟道中引入应变来实现。

在应变硅技术中，MOS晶体管(有时叫MOS管或MOS器件)沟道区的张应力能够提升电子的迁移率，压应力能够提升空穴的迁移率。一般而言，在N型金属氧化物半导体场效应管(NMOSFET，也叫NMOS)的沟道区引入张应力来提升NMOS器件的性能，在P型金属氧化物半导体场效应管(PMOSFET，也叫PMOS)的沟道区引入压应力来提升PMOS志的性能。

对于PMOS而言，由于Ge原子的晶格常数比Si原子大，在Si衬底上外延一层SiGe层时，就在SiGe层中引入了压应力，通常利用这层具有压应力的SiGe层作为PMOS的沟道；从另一方面来说，和硅相比，锗材料具有更高的载流子迁移率，所以，SiGe沟道中压应力越大，Ge组分越大，对器件性能的提高越有利。但是，当Ge组分过高时，SiGe层中会因严重的晶格失配而产生大量的位错、缺陷，导致层中的应变部分被弛豫，这样反而不利于器件性能的提升，所以从折中考虑，传统制得的SiGe沟道中Ge组分都为30％～40％左右。

发明内容

本发明的目的是为了更高的提高PMOS器件的性能，在不增加SiGe层中缺陷、位错的情况下，探索新的方法制作Ge组分更高的SiGe沟道PMOS器件。

本发明针对传统SiGe沟道PMOS器件对沟道中Ge组分的限制，特提供一种新的器件制备方法。它的特点是在Si衬底上外延SiGe前，先通过氮化硅(SiN)薄膜在衬底硅(Si)中引入张应变形成具有张应力的应变硅(Si)，并利用浅槽隔离区(Shallow Trench Isolation，缩写为STI)记忆应变硅(Si)中少量的张应变，然后去掉氮化硅(SiN)薄膜，  最后在该应变硅(Si)上外延锗(Ge)组分较高的锗硅(SiGe)层作为沟道。

与传统制备锗硅(SiGe)沟道的PMOS器件的方法相比，本发明的不同之处是在Si衬底上外延SiGe层前，利用氮化硅(SiN)薄膜在硅(Si)中引入张应力，并且用STI记忆Si中引入的应力，然后在具有张应变的硅(Si)上外延SiGe沟道。当张应变硅(Si)中应变较小，SiGe层中Ge组分较大时，Si的晶格常数＜张应变Si的晶格常数＜SiGe的晶格常数，SiGe和张应变Si的晶格常数差不如SiGe和Si的大，这样在外延SiGe层时，就不会因晶格常数差异大而产生过多的缺陷、位错等，所以即使外延较高Ge组分的SiGe层，该层也不会出现因缺陷、位错过多而使应变弛豫的现象，并且由于缺陷、位错较少，SiGe层的质量容易控制。这样外延的SiGe层中Ge组分可以达到60％～90％，随着Ge组分的提高，SiGe沟道中的引入的压应力也越大，在此上制作PMOS器件，可以大大提高PMOS器件沟道中的空穴的迁移率。本发明工艺简单，与传统的MOS工艺兼容，成本较低，沟道中Ge组分提高明显，不仅适用于90纳米工艺节点以下的小尺寸PMOS器件，还可以推至0.13微米以上的较大尺寸的PMOS器件。

该发明制作的高Ge组分的SiGe沟道层的步骤是：①在硅衬底1上淀积SiO₂层2；②在SiO₂上淀积一层氮化硅(SiN)薄膜3，并在Si衬底中引入张应力，形成应变Si层4，如图1所示；③选择刻蚀隔离区STI槽5，如图2所示；④用化学气相淀积SiO₂填充物到STI槽5，由于SiO₂与Si的热膨胀系数不匹配，因此STI记忆了部分SiN薄膜向Si衬底引入的张应力，如图3所示；⑤用湿法刻蚀去掉氮化硅(SiN)薄膜以及SiO₂层，如图4所示；⑥在制作好的应变Si层4上外延一层Ge组分较高的SiGe层6作为PMOS的沟道层，如图5所示；⑦在制作好的高Ge组分的SiGe层6上制作PMOS器件，如附图6所示。

附图说明

下面结合图1～图5对外延高Ge组分的SiGe沟道的方法进行说明。

图1是在Si衬底1上淀积SiO₂层2和SiN层3，并且SiN层3在Si衬底1中引入张应力，形成张应变Si层4；

图2是选择刻蚀隔离区STI 5；

图3是将STI 5区内填充SiO₂；