[发明专利]硬掩膜层结构及其制造方法和半导体器件制造方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种硬掩膜层结构及其制造方法和半导体制造方法。

背景技术

在集成电路金属互连线制造中，低k介电材料被广泛用于替代SiO₂以缩短RC延时。45nm及以下工艺将一般会使用碳掺杂低K材料，通过其良好的机械性能、热和化学特性来提高集成电路的性能。

低介电常数材料通常包括氧化物(如SiOF)和有机聚合物两大类。其中，SiOF的K值为3.5，K值的降低幅度不大，并且，所含的F会与水汽反应，导致互连线的可靠性问题。有机聚合物的介电常数K较低，填充性能较好，但尺寸稳定性、热稳定性和热导率比氧化物的差，而且，分解温度较低使得有机聚合物材料难以经受高的工艺温度。大多数低K材料需要具有衬垫层以改善和基片的结合性能，在它的上面还需要设置有覆盖层以抗水汽。涂覆工艺通常包括旋转涂覆及PECVD、PETEOSCVD、HD PCVD等。

近年来，以正硅酸乙酯溶液(TEOS)为基本原料，用等离子体增强方法淀积氧化硅膜(PETEOS)的技术在超大规模集成电路(Very Large Scale Integration，VLSI)工艺中越来越得到重视，PETEOS工艺的优点之一是台阶覆盖性好，当VLSI的线条尺寸小于1μm时，原来用硅烷(SiH₄)作源淀积氧化硅膜的台阶覆盖性已不能满足要求，导致在线条之间存在低密度区域或空洞，使产品成品率及可靠性降低。而采用TEOS作原料生长氧化硅膜时，因TEOS的表面迁移率大，可避免低密度区域或空洞的产生，可覆盖高宽比达1∶1的互连线空间。PETEOS良好的台阶覆盖率来源于TEOS的低的表面粘附系数。由于表面粘附系数取决于表面温度及低能离子轰击(由低频RF功率引起)。因此改变低频RF功率能改变台阶覆盖能力。增加低频RF功率，会增加低能离子轰击效应，故台阶覆盖率上升。但当低频RF功率大于60％以后，离子轰击能量过强，加速了TEOS在衬底表面的反应，使粘附系数增加。

PETEOS工艺的另一优点是由于采用等离子体激活，淀积薄膜的温度可以由原来的700℃降低到200～300℃，这使PETEOS工艺特别适用于VLSI金属化后介质膜的淀积，以避免过高的温度引起的金属化的退化。

如图1所示，在低K双镶嵌铜互连工艺中，通常采用等离子体干法蚀刻工艺，蚀刻具有金属硬掩膜层103和PETEOS硬掩膜层102的低K介质层101，形成竖直侧壁的沟槽105和通孔104。在等离子体干法蚀刻工艺中，一般会在沟槽105和通孔104的侧壁形成少量的聚合物(barrier/seed layer)，它有助于保护蚀刻掩膜下的低K材料并获得竖直的侧壁轮廓。然而，其他一些比较特殊的蚀刻残留物，比如铜氧化物和聚合物的混合体，也存在于通孔的底部。为了在先进的IC器件中得到高可靠性低电阻率的互连线，侧壁的聚合物在通孔底部的残留微粒必须在下一步工艺步骤之前去除。为了去除这些蚀刻残留物，现有技术中通常使用包括O₂、NF₃/Ar、He/H₂等离子体化学物，或者采用DHF(稀释的氢氟酸)之类的化学试剂去除残留的聚合物。

在SEM下观察清洗聚合物残留后的IC器件发现，刻蚀的沟槽和通孔后的低K介质层表层存在底部切口(undercut)损伤106，这种损伤产生的主要原因是低K介质层非常软，很容易被高能量攻击，在PETEOS HM工艺(PETEOS硬掩膜层沉积工艺)中，氧等离子使得接触界面的低k介质层中原本含有的碳被消耗掉(Carbon Lossing)，导致低k介质层顶部表层转化为一层SiO₂薄膜，SiO₂薄膜与低k介质层相比具有很高的湿法刻蚀选择比(如300∶1)，当利用DHF等清洗剂进行残留物清洗时，很容易被刻蚀掉，进而在PETEOS硬掩膜层102与低k介质层101的界面形成底部切口损伤106。这种底部切口损伤106会使得PETEOS硬掩膜层102很容易被剥离(peeling)，并且使得后续铜填充之前生长的阻挡/籽晶层(barrier/seed layer)出现断接现象，严重影响铜填充的性能，进而影响互连线的导电等性能。

发明内容

本发明的目的在于提供一种硬掩膜层结构及其制造方法和半导体制造方法，能够改善现有技术的TEOS硬掩膜层沉积时对底层含碳低K介质层表面的碳损耗，避免湿法清洗后硬掩膜层结构与含碳低K介质层界面的底部切口损伤，增大了通孔和沟槽的工艺窗口。