[发明专利]基于三维芯片的扫描测试方法

说明书

技术领域

本发明涉及三维集成电路测试，特别涉及一种基于三维芯片的扫描测试方法。

背景技术

随着CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)工艺开发的不断发展，继续等比例缩小的局限越发明显，因此设计者开始越来越多地转向多芯片封装，而不是继续依赖在单一芯片上集成更多的器件来提高性能。叠层芯片封装技术，简称三维封装，是指在不改变封装体尺寸的前提下，在同一个封装体内于垂直方向叠放两个以上芯片的封装技术。通过层与层之间的穿透硅通孔(TSV，Through Si via)的连接，三维集成电路可以很好的解决二维集成电路上越来越突出的延迟问题。

三维封装的方式可以大幅缩小芯片尺寸，提高芯片的晶体管密度，改善层间电气互联性能，提升芯片运行速度，并且很大程度上的减少了芯片的功耗和延时。在设计阶段导入三维集成电路的概念，可以将一个完整、复杂的芯片，拆分成若干子功效芯片，在不同层实现，既增强了芯片功能，又避免了相关的成本、设计复杂度增加等问题。此外，采用三维封装方式还可以降低功耗。

但是，三维芯片设计和制造流程复杂，其中测试方法和热问题是最大的两个问题。由于在三维芯片绑定前还需要对其测试，所以三维芯片测试问题必须解决。另一方面，由于在二维芯片这一问题就已经存在，三维芯片更是以其高互连密度使内热问题日趋严重。随着COMS技术的进一步发展，微电子设计中的功率密度与日俱增。例如，在100纳米技术的节点中一个高性能微处理器的功率密度已经达到了50W/cm2，并且当技术发展到50纳米以下的时候，功率密度会迅速变到100W/cm2。近几年微处理器的功率密度增长迅速，并且上述趋势将会持续下去，从而会导致芯片上的温度迅速增加。更进一步的说，芯片上的热点(hotspot)通常的功率密度会比其他的地方要高出许多，使得热点的温度也就比其他地方要高出许多了。由于微处理器消耗的能量都转换成了热能，相应的热密度会呈现指数级的增长，这样也会导致可靠性急剧下降，制造成本也显著上升。

在任何一个功率耗散层次上，产生的热必须从芯片的表面迅速移走。现有的冷却办法花费昂贵。特别对于高性能的微处理器，冷却费用相当高，并必将会威胁到计算机工业部署新系统的能力。

发明内容

本发明的目的旨在至少解决上述技术缺陷之一。

为达到上述目的，本发明的实施例提出一种基于三维芯片的扫描测试方法，包括如下步骤：

建立用于三维芯片的扫描森林结构，其中，所述扫描森林结构包括多个扫描输入端和对应的多个扫描树结构，每个所述扫描树结构包括多个扫描链，且每个所述扫描链中的任两个扫描触发器不具有相同的后继；

生成测试集和测试周期，并将所述测试集划分为多个测试向量子集；

对所述多个测试向量子集进行排序并将所述多个测试向量子集中的测试向量分布在所述测试周期中；

获取所述测试向量子集的当前热点分布；

根据所述扫描树结构，对所述测试向量子集按照芯片的热点温度升高值最小化进行排序以生成测试向量策略；

根据所述测试向量策略获取排序后的测试向量子集中的热点温度升高值未超过预设温度阈值的向量子集，生成被选测试集；以及

将所述被选测试集应用所述扫描树结构，并更新所述被选测试集的热点分布。

根据本发明实施例的基于三维芯片的扫描测试方法，可以有效的降低测试时间，同时可以压缩测试激励数据和测试响应。此外，在降低温度方面，扫描树结构也有很好的表现。由于在三维芯片中的热点经常会影响性能和可靠性，本发明提供的测试向量排序策略，避免测试向量可能会影响温度分布不均，有效的降低了三维芯片的温度。

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1为根据本发明一个实施例的基于三维芯片的扫描测试方法的流程图；

图2为根据本发明另一个实施例的基于三维芯片的扫描测试方法的流程图；

图3(a)为具有三个硅通孔的扫描结构示意图；

图3(b)为具有两个硅通孔的扫描结构示意图；

图4为根据本发明实施例的绑定后测试的扫描结构示意图；

图5为根据本发明实施例的绑定前测试策略的示意图；以及

图6为根据本发明实施例的绑定前扫描测试的扫描结构示意图。

具体实施方式