[发明专利]大马士革结构的制作方法

说明书

技术领域

本发明涉及半导体制造领域，特别涉及一种大马士革结构的制作方法。

背景技术

在半导体集成电路中，半导体器件之间的信号传输需要高密度的金属互连线，然而这些金属互连线带来的大电阻和寄生电容已经成为限制RC(resistance capacitance)延迟继续减小的主要因素。

在传统的半导体工艺中，金属铝一般被用作半导体器件之间的金属互连线，随着半导体工艺的发展，金属铝互连线已经部分被金属铜互连线所替代，这是因为与铝相比，铜具有较小的电阻值，采用金属铜互连线可减小RC延迟；另一方面，低介电常数绝缘材料被用作金属层之间的介电层的主要成分，减少了金属层之间的寄生电容，在实际应用中，我们一般将低介电常数绝缘材料称为低k介电材料。利用大马士革工艺形成的大马士革结构广泛应用于生产线后端(back end of line，BEOL)的半导体结构中。为了减小集成电路的RC延迟，提高集成电路的RC性能，随着半导体技术的发展，大马士革结构中的介电层材料从氧化硅替换为低k(一种介电常数)介电材料，又从低k介电材料替换为超低k介电材料。

现有大马士革结构的制作方法有多种，常见的方法有：1.全通孔优先法(full via first)；2.部分通孔优先法(partial via first)；3.全沟槽优先法(full trench first)；4.部分沟槽优先法(partial trench first)；5.自对准法(self-alignment method)。下面就其中一种大马士革结构的制作方法---部分通孔优先法作大体介绍，所述制作方法包括：

如图1所示，提供半导体衬底1，该半导体衬底1内形成有金属导电层2，在半导体衬底1上形成介电层3，所述介电层3为低k介电层或超低k介电层。

如图2所示，在介电层3上形成硬掩模层4，该硬掩模层4的材料可为金属。在硬掩模层4上形成第一图形化的光刻胶层5，所述第一图形化的光刻胶层5用于定义出沟槽(Trench)的位置。

结合图2、图3所示，以第一图形化的光刻胶层5为掩模刻蚀硬掩模层4，去除未被第一图形化的光刻胶层5遮盖的硬掩模层4，在硬掩模层4中定义出沟槽的位置。然后灰化去除残余的第一图形化的光刻胶层5。

如图4所示，在图形化后的硬掩模层4上形成第二图形化的光刻胶层6，所述第二图形化的光刻胶层6用于定义出通孔(Via)的位置。

如图5所示，以第二图形化的光刻胶层6为掩模，刻蚀介电层3，形成部分通孔7。

如图6所示，灰化去除第二图形化的光刻胶层6，以图形化后的硬掩模层4为掩模刻蚀介电层3，形成全沟槽8和全通孔9。此步骤中全沟槽8的刻蚀方法为干法刻蚀，刻蚀气体包括O₂。

如图7所示，去除硬掩模层4，向全沟槽8和全通孔9中填充铜，形成大马士革结构，填充有铜的全通孔9对应形成插栓，填充有铜的全沟槽8对应形成互连线。

理论上来讲，将大马士革结构中介电层的材料由氧化硅替换为低k介电材料或超低k介电材料时，应该可以减小大马士革所在集成电路的RC延迟，但是，对利用上述方法形成的大马士革结构进行检测发现，大马士革所在集成电路的RC延迟问题并没有得到改善或者改善的效果不明显。

发明内容

本发明要解决的问题是改善大马士革结构所在集成电路的RC延迟问题。

为解决上述问题，本发明提供了一种大马士革结构的制作方法，所述制作方法包括：

提供半导体衬底；

在所述半导体衬底上形成介电层，所述介电层为介电常数小于3.9而不小于2.55的低k介电层或介电常数小于2.55的超低k介电层；

刻蚀所述介电层，形成部分通孔或全通孔；

形成所述部分通孔或全通孔之后，利用包含O₂的第一气体对所述介电层进行第一刻蚀，形成部分沟槽；

形成所述部分沟槽之后，利用包含CH₄的第二气体至少对所述部分沟槽进行表面处理；

所述表面处理之后，利用所述第一气体对所述部分沟槽下方的介电层进行第二刻蚀。

可选地，所述第二气体还包括N₂。