[发明专利]非易失性半导体器件

说明书

相关申请的交叉引用

本申请要求于2011年4月21日提交的韩国专利申请No.10-2011-0037185的优先权，其全部内容通过引用合并于此。

技术领域

本发明示例性实施例涉及一种非易失性半导体器件，并且更特别地涉及一种用于控制非易失性半导体器件中的全局字线的电路。

背景技术

根据在不供电时是否保持数据，半导体存储器器件被分类为易失性存储器和非易失性存储器。诸如快闪存储器之类的非易失性存储器能够自由地记录和删除数据并在不供电的情况下保持所存储的数据。具体而言，由于NAND快闪存储器具有高集成度，所以NAND快闪存储器已经广泛使用于各种应用领域中用于高容量数据存储。

在这样的非易失性存储器中，为了改变先前编程的数据，需要关于指定单位的存储器单元执行电擦除和重新编程过程，这与诸如动态随机访问存储器(DRAM)之类的易失性存储器不同。更具体而言，为了对初始化状态中的存储器单元中的数据进行编程并且然后改变该数据，可以通过电擦除操作对包括所选存储器单元的指定数目的存储器单元进行重新初始化，并且随后可以利用改变的内容对所选存储器单元进行重新编程。一般而言，执行电擦除的存储器单元的单位称为块，并且执行数据记录或更具体而言执行编程的存储器单元的单位称为页。这里，“页”指连接到一个字线的一组存储器单元，并且一个块包括多个(例如64或128个)页。

图1A是示出NAND快闪存储器器件的存储器单元阵列的一部分的示图。

参照图1A，NAND快闪存储器的单元阵列包括多个单元串100和110，单元串100包括在漏极选择晶体管101与源极选择晶体管103之间彼此串联连接的多个存储器单元，单元串110包括在漏极选择晶体管111与源极选择晶体管113之间彼此串联连接的多个存储器单元。漏极选择晶体管101和111以及源极选择晶体管103和113分别连接到漏极选择线DSL和源极选择线SSL，并且单元串100和110中的存储器单元通过多个字线WL<0>至WL<n>彼此连接。单元串100和110通过漏极选择晶体管101和111选择性地连接到位线BL，并通过源极选择晶体管103和113选择性地连接到公共源极线CSL，所述公共源极线CSL连接到接地电压端子。连接到位线BL的单元串100和110与公共源极线CSL并联连接，由此形成一个存储器单元块。

为了执行NAND快闪存储器器件中的编程、读取和擦除操作，针对每个操作施加适合的偏置电压给所选字线。例如，在编程操作中，向通过输入行地址选择的字线施加编程电压(例如10V或更大)，并向其余字线施加通过电压(pass voltage)(例如10V或更小)。同时，随着存储器器件的容量和集成度增加，为了减少对相近字线或位线(或连接到位线的存储器单元)的干扰现象，将不同电压电平的通过电压施加到在编程操作中所选字线的指定距离内的字线。通过电压的施加将称为“升压选项(boosting option)”。

图1B是示出编程操作中向图1A的字线施加的电压的示图。

参照图1B，向编程操作中通过输入行地址A选择的字线WL<A>施加编程电压VPGM，并根据与所选字线WL<A>的距离向字线WL<A+3>至WL<A+1>以及WL<A-1>至WL<A-3>施加不同电压VBST1、VBST2和VBST3，因为上述升压选项施加到这些字线。另一方面，向其余字线WL<n>至WL<A+4>以及WL<A-4>至WL<0>施加通过电压VPASS。

由于NAND快闪存储器的字线的数目可以为每一块32至128个(逐渐增加)，并且一个NAND快闪存储器包括1000个或更多个的块，所以字线的总数最少为32,000个或更多。为了选择32,000个或更多个字线中的一个并直接向所选字线施加偏置电压，需要对应于总数为32,000＊(要生成的电压的数目)的开关，这使得芯片的配置困难。

为了解决这样的问题，使用全局字线(GWL)。在NAND快闪存储器中，在一个块操作的同时，其它块不操作。在这一点上，使用两级配置机制，其中生成全局字线作为在一个块中提供的字线的样本集合，首先向全局字线施加用于每个操作的电压，并且随后传送给每个块中的字线。

图2是示出根据传统技术的NAND快闪存储器器件的字线控制电路的示图，图3和图4是示出图2的行选择单元105的详细示图。