[发明专利]具有镶嵌位线的半导体器件及其制造方法

说明书

相关申请的交叉引用

本申请要求2011年8月29日提交的韩国专利申请No.10-2011-0086762的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种制造半导体器件的方法，更具体而言，涉及一种能够减小位线与储存节点接触插塞之间的电容的半导体器件及其制造方法。

背景技术

近来，随着存储器件的集成度增加，在形成具有层叠结构的位线之后形成用于储存节点接触插塞(SNC)的自对准接触(SAC)可能是相当困难的。在30nm级或30nm级以下的存储器件中，随着工艺余量以此方式减小，可能无法确保储存节点接触孔的开放面积进而由此造成SAC故障。

为了应对这些特点，引入了镶嵌(damascene)位线工艺，在镶嵌位线工艺中先形成储存节点接触插塞再形成位线。

具体而言，在镶嵌位线工艺中，将两个相邻的储存节点接触插塞形成为接合在一起，随后通过镶嵌工艺将彼此分开。之后，形成位线以填充镶嵌图案的内部。由于此工艺的缘故，与单独地形成储存节点接触插塞的情况相比可以容易地执行图案化。此外，与用于随后形成储存节点接触插塞的工艺相比，就SAC故障的发生而言具有优势。

图1A是说明具有镶嵌位线的现有半导体器件的剖面图。

参照图1A，在半导体衬底11中由隔离层12划定多个有源区13。各个有源区13限定有位线接触区和储存节点接触区。储存节点接触插塞15A和15B形成在有源区13的储存节点接触区中。位线16形成在有源区13的位线接触区中。位线16是通过被填充到相邻的储存节点接触插塞15A和15B(被称为镶嵌图案)之间所限定的空间中而形成的，因而用作镶嵌位线。位线间隔件17形成在位线16的两个侧壁上和储存节点接触插塞15A和15B的两个侧壁上。而且，位线间隔件17形成在储存节点接触插塞15A和15B与位线16之间。附图标记14代表层间电介质或绝缘层，附图标记18代表位线硬掩模层。

在如上述构建的现有半导体器件中，在位线16的临界尺寸(CD)受到限制的情况下，应同时满足位线电阻(每单位单元的位线的薄层电阻)和总位线电容，而这二者相互具有权衡关系。然而，在20nm级或20nm级以下的半导体器件中，要同时获得这两个期望值可能是困难的。

在上述结构中，为了将相邻的有源区13完全电隔离，位线16应具有将储存节点接触插塞15A和15B完全分开的深度。因此，当形成用于位线16的镶嵌图案时，隔离层12的一部分也应被刻蚀。就这点而言，如果位线16的临界尺寸增加，则接触电阻可能增加，因为有源区13与储存节点接触插塞15A和15B之间的接触面积可能减小。因此，考虑重叠和CD的变化，位线16的可保证的CD可能进一步减小。

图1B是说明在现有技术中根据临界尺寸差异而定的位线电容与位线电阻之间的关系的曲线图。图1C是说明现有技术中位线与储存节点接触插塞之间的重叠区域的立体图。

在参照图1B说明结构方面时，如果位线16的临界尺寸减小(CD2>CD1，见图1B的①)，为了获得预定水平的位线电阻BL_Rs，应增加位线16的高度(在回蚀后的最终位线高度)。然而，如果增加最终位线高度，则储存节点接触插塞15B与位线16所彼此面对的区域(下文称为“重叠区域”)100(见图1C)以相同的比率增加。结果，位线16与储存节点接触插塞15之间的电容BL_C可能增加(见图1B的②)。

在材料方面，需要发展具有低的特定电阻的材料作为形成位线16的金属层，且需要具有低介电常数的材料用于位线间隔件17。就这点而言，即使将目前为止已发展出的低电阻氮化钛层(TiN)、低电阻钨层W和氧化物层应用于间隔件，仍可能难以满足上述两个特性。

发明内容

本发明的示例性实施例涉及一种能够在没有位线电阻损失的情况下减小位线与储存节点接触插塞之间的电容的半导体器件及其制造方法。

根据本发明的一个示例性实施例，一种半导体器件包括：第一导电图案，所述第一导电图案彼此相邻，并由包括第一沟槽和第二沟槽的沟槽隔离；第二导电图案，所述第二导电图案形成在所述第一沟槽中；以及绝缘图案，所述绝缘图案部分地填充所述第二导电图案之下的所述第二沟槽，并形成在所述第一导电图案与所述第二导电图案之间。