[发明专利]一种维特比译码装置和方法

说明书

技术领域

本发明涉及一种维特比译码装置和方法，尤其是一种提高维特比截短译码纠错能力的装置和方法。

背景技术

信道编码是数字通信系统可靠性的有效方法，维特比译码主要是针对卷积码这种信道编码方式的译码技术，其基本思想是对接收序列与所有可能的发送序列进行比较，从中选择与接收序列汉明距离最小的发送序列作为译码输出。这种译码对离散的随机错码有很好的纠错能力，对连续的突发错码的纠错能力有限，最佳的维特比译码性能是在整帧，即全部信息接收完毕之后再找出最佳路径作为译码结果，但当发送序列较长时，需要的存储量很大，同时也使得译码延时过长，不能满足实时通信的要求。所以目前维特比译码具体实现通常都会采取截短译码的方式，即当译码器中存储的路径长度达到某个指定译码深度L时，就选取量度最小的一条路径作为幸存路径，并根据编码规则输出对应的信息码元，然后再计算下一级L深度的幸存路径，对(n,k,N)的卷积形式（k为每组输入二进信息码元的数目，n为编码输出组码元的数目，N为约束长度）而言，通常取L>5KN-1（L为k的整数倍）。基本的做法如附图1所示，各功能单元配合实现维特比截短译码，其中回溯长度即是译码深度L。

截短译码方式把输入的一长串序列分为了若干段，给相邻段序列衔接处的译码增添了错误概率。实际应用中发现，当衔接处出现对于整帧译码能够纠正过来的突发错码时，截短译码方式却无法保障该处结果的准确性。以(2,1,7)的卷积码形式，帧长550，译码深度为35的例子做说明，维特比译码器中长串的输入序列被分成的段落结束位置分别是70、140、210、280…，当这些结束位置附近一旦出现突发错码（该突发错码在(2,1,7)卷积形式的维特比整帧译码容忍范围内），则会在最终结果序列的35、70、105、140…附近出现错误译码。虽然在衔接处出现突发错码的概率并不是很高，但是当分出的序列数越多时，译码错误的概率也会随之增高，这样不利于维特比截短译码的大规模及高效应用。

申请号为02121004.7，公开号为CN 1159933C的中国发明专利“通用的卷积编码器和维特比译码器”中设计的通用维特比译码器即是在附图1的基础上添加了控制单元，能够对帧长、码率、约束长度、生成多项式及信道类型进行参数配置，以真正实现通用性，其中提及到“在译码器接口电路处设置一个门限比较电路，当帧长低于某一门限时，采用结尾译码算法，当帧长超过某一门限时，采用截短译码算法”，但并没有提出截短译码算法在衔接处的不足及解决方案。

 

发明内容

本发明的目的是提供一种针对维特比截短译码方式中衔接处突发干扰消除的方法，通过所译卷积码(n,k,N)的形式以及输入信号的可靠性，自适应确定扩展码元长度，再根据扩展码元的长度调整输入缓存及选择单元、路径度量存储单元及回溯单元的处理方式，以规避衔接处突发错码带来的错误译码，提高维特比截短译码性能，达到同维特比整帧译码相当的译码效果。

本发明提供一种维特比译码装置，包含输入缓存及选择单元，用于接收数据输入和信号时钟；分支度量单元，用于将所述输入缓存及选择单元的输出数据分成不同的分支和计算路径度量值；加-比-选单元，用于累加所述分支度量单元输出的路径度量值，选取出幸存路径；路径度量存储单元，用于存储所述加-比-选单元输出的路径度量值，并返回给所述加-比-选单元做累加的初始值；幸存路径存储单元，用于存储所述加-比-选单元选取出的所述幸存路径；回溯单元，用于根据所述幸存路径存储单元输出的所述幸存路径中，选取出最佳路径，并做回溯处理，输出译码结果；所述装置还包括：信号可靠性测试单元，用于对信号测试并输出信号可靠度数据；码元扩展单元，用于根据所述信号可靠度数据和卷积码形式，计算出需要扩展的码元长度，并将所述码元长度输出到所述输入缓存及选择单元和所述回溯单元，用于码元扩展。

更进一步，所述信号可靠性测试单元对输入信号进行实时检测，输出所述信号可靠度数据。

更进一步，所述信号可靠性测试单元对所述回溯单元的所述译码结果进行实时检测，输出所述信号可靠度数据。

更进一步，所述输入缓存及选择单元根据维特比译码（n,k,N）的卷积形式、所述码元长度M，和回溯长度L，将输入的整帧数据划分成长度为                                               的段落序列。

更进一步，输入数据帧长小于，则直接采用结尾译码算法。

更进一步，每一所述段落序列的最后扩展P个码元，，且上一段落序列扩展的P个码元，同时作为下一段序列开始的P个码元。