[发明专利]一种半导体结构及其制造方法

权利要求书

1.一种半导体结构的制造方法，其特征在于，包括以下步骤：

a)提供半导体衬底(100)，并在所述半导体衬底(100)上形成外延层(200)；

b)在所述外延层(200)上形成半导体器件，所述半导体器件包括：源漏区(210)和栅极堆叠(220)；

c)形成漏电流吸收区(300)，所述漏电流吸收区(300)位于所述半导体器件的漏区一侧，且不与所述漏区相接触。

2.根据权利要求1所述的方法，其中，步骤c)为采用杂质重掺杂的方式形成所述漏电流吸收区(300)。

3.根据权利要求1所述的方法，其中，步骤c)包括如下步骤：

d)采用金属嵌入的方式形成嵌入区(301)；

e)在所述嵌入区(301)周围进行杂质注入，形成浅注入区(302)；

所述嵌入区与所述浅注入区构成所述漏电流吸收区(300)。

4.根据权利要求2或3所述的方法，其中，所述漏电流吸收区中注入的杂质与所述外延层(200)中的掺杂类型相同，并且掺杂浓度高于所述外延层(200)中的掺杂浓度。

5.根据权利要求3所述的方法，其中，构成所述漏电流吸收区的金属为铜、铝、钨中的任意一种或其组合。

6.根据权利要求2或3所述的方法，其中，所述漏电流吸收区中注入的杂质为硼、磷、砷中的任意一种。

7.根据权利要求1、2或3所述的方法，其中，所述漏电流吸收区(300)与所述漏区之间的距离范围为0.5μm～1.5μm。

8.根据权利要求1～7任一项所述的方法，其中，所述外延层(200)的厚度为大于3μm。

9.根据权利要求1～7任一项所述的方法，其中，所述半导体器件为ESD静电防护结构。

10.根据权利要求1～7任一项所述的方法，其中，所述半导体器件为级联的栅极接地NMOS或PMOS器件，并且所述NMOS或PMOS器件的源极接地。

11.根据权利要求1任一项所述的方法，其中，漏电流吸收区(300)的深度达到所述半导体衬底(100)。

12.一种半导体结构，其中，所述半导体结构包括：衬底(100)、外延层(200)、半导体器件以及漏电流吸收区(300)，其特征在于，

所述漏电流吸收区(300)位于所述衬底(100)之上；

所述半导体器件形成于所述外延层(200)之上，所述半导体器件包括：源漏区(210)和栅极堆叠(220)；

所述漏电流吸收区(300)形成于所述外延层(200)中，在所述半导体器件的漏区一侧，且不与所述漏区相接触。

13.根据权利要求12所述的半导体结构，其中，所述漏电流吸收区(300)中包含与所述外延层(200)的掺杂类型相同的杂质，并且掺杂浓度高于所述外延层(200)中的掺杂浓度。

14.根据权利要求12所述的半导体结构，其中，所述漏电流吸收区(300)包括嵌入区(301)和浅注入区(302)。

15.根据权利要求12、13或14所述的半导体结构，其中，所述漏电流吸收区(300)与所述漏区之间的距离范围为0.5μm～1.5μm。

16.根据权利要求12～15任一项所述的半导体结构，其中，所述外延层(200)的厚度为大于3μm。

17.根据权利要求12所述的半导体结构，其中，所述嵌入区(301)中嵌入金属，并且浅注入区(302)中注入杂质，并围绕所述嵌入区(302)。

18.根据权利要求12～17任一项所述的半导体结构，其中，所述半导体器件为ESD静电防护结构。

19.根据权利要求12～17任一项所述的半导体结构，其中，所述半导体器件为级联的栅极接地NMOS或PMOS器件，并且所述NMOS或PMOS器件的源极接地。

20.根据权利要求12～17任一项所述的半导体结构，其中，漏电流吸收区(300)的深度达到所述半导体衬底(100)。