[发明专利]一种半导体结构及其制造方法

说明书

技术领域

本发明涉及半导体制造领域，具体地说涉及一种半导体结构及其制造方法。

背景技术

静电在自然界时刻都存在，当人体能感觉到静电存在时，其产生的静电已经达到了数万伏特，足以损坏绝大部分的电子元器件。

随着半导体行业的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小(目前已经达到纳米级)，因此半导体器件制造过程中对工艺控制的要求较高。

但是，当芯片的外部环境或者芯片内部累积的静电荷，通过芯片的管脚流入或流出芯片内部时，瞬间产生的电流(峰值可达数安培)或电压，就会损坏集成电路，使芯片功能失效。静电防护无论对于电子产品制造商还是消费者而言代价都很高。因此，设计合格的静电保护是所有产业化电子器件的应有之义。

成功的静电防护设计必须满足合适的触发电压、维持电压、漏电流、寄生电容电感和噪声等要求。随着电路尺寸日益变小、电压不断降低，这些要求日益苛刻。

在一些厚外延器件中，在使用NMOS/PMOS或者Cascaded(级联，亦有翻译成串联)NMOS/PMOS作为厚外延器件的静电保护部分时，由于厚外延使得寄生BJT(双极结型晶体管)的基区电阻非常大，微小的漏电流也可以使得寄生BJT效果很明显。其直接后果是使得ESD(Electro-static discharge，静电释放)保护部分的漏电流变得非常大而不能符合设计要求。

目前，需要一种能够有效减小漏电流的方法，以提高厚外延半导体器件的整体性能。

发明内容

本发明公开了一种半导体结构及其制造方法，主要用于克服厚外延器件ESD保护漏电过大。在使用NMOS/PMOS或者Cascaded NMOS/PMOS作为厚外延器件的静电保护部分时，在NMOS/PMOS或者Cascaded NMOS/PMOS的周围进行P型/N型的掺杂注入或金属嵌入收集多数载流子。此方法改变了漏电流的流径，减小了NMOS/PMOS或者Cascaded NMOS/PMOS寄生BJT的基区电阻。应用此方法可以有效解决在厚外延器件中，使用NMOS/PMOS或者Cascaded NMOS/PMOS作为ESD保护时，由于寄生BJT的放大效应使得其漏电流过大的问题。

根据本发明的一个方面，提供一种制造半导体结构的方法，其特征在于，包括以下步骤：

a)提供半导体衬底，并在所述半导体衬底上形成外延层；

b)在所述外延层上形成半导体器件，所述半导体器件包括：源漏区和栅极堆叠；

c)形成漏电流吸收区，所述漏电流吸收区位于所述半导体器件的漏区一侧，且不与所述漏区相接触。

可选的，步骤c)为采用杂质注入的方式形成所述漏电流吸收区。

可选的，步骤c)还包括：

d)采用金属嵌入的方式形成嵌入区；

e)在所述嵌入区周围进行杂质注入，形成浅注入区。

根据本发明的另一个方面，提供一种半导体结构，其中，所述半导体结构包括：衬底、外延层、半导体器件以及漏电流吸收区，其特征在于，

所述漏电流吸收区位于所述衬底之上；

所述半导体器件形成于所述外延层之上，所述半导体器件包括：源漏区、栅极堆叠；

所述漏电流吸收区形成于所述外延层中，在所述半导体器件的漏区一侧，且不与所述漏区相接触。

对于一般的横向厚外延器件，NMOS/PMOS或者Cascaded NMOS/PMOS的漏电流也就是寄生BJT的集电极电流I_C＝βI_B。过大的基区电阻使得寄生BJT不再工作在完全截止状态，放大倍数β不再近似于0，因此会产生比较大的集电极电流I_C，使得ESD设计出现漏电流过大的问题。

应用本发明增加漏电流吸收区的方法，可以使寄生BJT基区电流不再完全流入衬底，漏电流的流径改变，NMOS/PMOS或者Cascaded ggNMOS/PMOS(gate-grounded NMOS/PMOS，栅极接地NMOS/PMOS)寄生BJT的基区电阻减小。如此使得寄生BJT工作在完全截止状态，放大倍数β近似于0，集电极电流I_C约为0，解决了厚外延器件中使用NMOS/PMOS或者Cascaded ggNMOS/PMOS作为ESD保护时，由于寄生BJT的放大效应使得其漏电流过大的问题。

附图说明