[发明专利]半导体存储器件

说明书

相关申请的交叉引用

本申请要求2011年4月21日提交的申请号为10-2011-0037168的韩国专利申请的优先权，本申请通过引用包括该申请的全部内容。

技术领域

本发明的示例性实施例涉及半导体存储器件，更具体而言，涉及包括与位线耦接的存储块的半导体存储器件。

背景技术

半导体存储器件包括与位线耦接并被配置为存储数据的存储器单元。存储器单元分类为存储块。感测电路(或页缓冲器)当执行编程操作时通过根据外部数据控制位线的电压来在存储器单元中存储数据，当执行读取操作时通过感测位线的电压来读取存储在存储器单元中的数据。

与此同时，为了提高数据存储能力，存储器单元的数量也增多。位线的长度可以提高，同时位线之间的间隔缩小。由于这一原因，相邻位线之间的寄生电容与位线的长度成比例地升高，在相邻位线之间发生干扰现象，导致低的操作速度。

例如，在编程操作中，偶数位线和奇数位线中的未选择的位线被预充电，根据要存储在存储器单元中的数据确定施加到选择的位线的电压。此外，在读取操作中，在选择位线被预充电并且未选择位线被放电之后，通过感测选择位线的电压变化来读取存储在存储器单元中的数据。

随着位线长度的增加，位线的预充电速度变慢。因此，为了使位线完全预充电要花费更多的时间，并且操作速度变慢。

发明内容

示例性实施例涉及一种能够通过减少位线之间的寄生电容而提高操作速度的半导体存储器件。

根据本发明一个方面的半导体存储器件，包括：存储器单元阵列，所述存储器单元阵列包括每个与位线耦接的两个或更多个存储块组；页缓冲器组，所述页缓冲器组与第一存储块组的第一位线耦接，并且被配置成根据在编程操作中将存储在存储器单元中的数据来控制所述第一存储块组的第一位线的电压，并且被配置成在读取操作中感测第一位线的电压；至少一个位线耦接电路，所述位线耦接电路被配置成通过响应于位线耦接信号来选择性耦接第一至第n存储块组的第一位线而将在所述存储块组之中选择的第n存储块组的第一位线与所述页缓冲组耦接；以及位线控制电路，所述位线控制电路被配置成响应于位线控制信号来控制所述存储块组的第二位线。

根据本发明另一方面的半导体存储器件，包括：两个或更多个存储块组，所述两个或更多个存储块组的每个包括在公共源极线与各个位线之间耦接的存储串；页缓冲器组，所述页缓冲器组被配置成根据将储存到在编程操作中与所述第一位线耦接的存储器单元中的数据来控制从所述存储块组之中选中的存储块组的第一位线的电压，并且被配置成感测在读取操作中的所述第一位线的电压；至少一个位线耦接电路，所述至少一个位线耦接电路被配置成响应于位线耦接信号将选中的存储块组的第一位线与页缓冲器组耦接；以及两个或更多个位线控制电路，所述两个或更多个位线控制电路被配置成响应于所述位线控制信号根据所述编程操作和所述读取操作来将选中的存储块组的第二位线耦接到其公共源级线以及控制所述存储块组中剩余的存储块的第二位线的电压。

附图说明

图1是根据本说明书一个示例性实施例的半导体存储器件的框图；

图2是图1所示的存储器模块的电路图；

图3是根据本说明书另一示例性实施例的半导体存储器件的框图；

图4是图1所示的页缓冲器的电路图；

图5A和图5B是表示根据本说明书示例性实施例的半导体存储器件的操作的框图；以及

图6和图7是根据本说明书又一示例性实施例的半导体存储器件的框图。

具体实施方式

下面将参照附图详细描述本说明书的某些示例性实施例。提供附图是为了使本领域普通技术人员理解本说明书实施例的范围。

图1是根据本说明书的一个示例性实施例的半导体存储器件的框图，图2是图1所示的存储器模块的电路图，图3根据本说明书另一示例性实施例的半导体存储器件的框图。

参照图1，半导体存储器件包括存储器单元阵列110、页缓冲器组150、位线耦接电路110DIV1以及位线控制电路110VP1和位线控制电路110VP2。半导体存储器件还包括用于向存储块110MB提供操作电压的电压供给电路(130和140)。半导体存储器件还可以包括列选择器160，所述列选择器160用于控制页缓冲器组150与I/O电路170之间数据的传递。在编程操作或读取操作中，通过控制器120来控制电路110DIV1、电路110VP1、电路110VP2、电路130、电路140、电路150和电路160。下面详细描述以上元件。