[发明专利]光刻仿真的方法及装置

说明书

技术领域

本发明涉及微电子行业集成电路可制造性设计和集成电路设计自动化领域，特别涉及一种光刻仿真的方法及装置。 

背景技术

光刻是集成电路制造工艺流程的重要步骤，随着集成电路制造工艺进入65-45nm工艺节点之后，由于曝光所用的光波长远远大于物理版图设计的理想图形的尺寸和图形之间的间距，光波的干涉和衍射效应使得实际光刻产生的为物理图形和物理版图设计的理想图形之间存在很大的差异，实际图形的形状和间距发生很大的变化，甚至影响电路的性能，对应的物理设计被称之为热点(hot spot)，该热点表示有问题，需要进行优化，降低对电路性能影响的点。在物理设计之后一般通过光刻仿真以检查这类热点存在与否，若存在，则修正对应的物理设计以消除这种热点。 

芯片设计在规模上呈现系统级芯片(SOC)和网络级芯片(NOC)趋势，片上器件数达到亿级、十亿级、甚至百亿量级，金属互联线的数量更在器件数量的几倍以上，其对应的物理版图数据达到几十Gb(10⁹比特)，甚至几百Gb，在如此规模的物理版图上进行光刻仿真是一个很费时间的任务，在物理设计-光刻仿真-修正-再仿真-再修正这样一个迭代过程中，光刻仿真的速度是影响集成电路设计周期的重要因素之一。 

在实现本发明的过程中，申请人意识到现有技术中存在技术问题：传统的串行和并行光刻仿真需要对集成电路版图的每一微小区域做出详细的复杂仿真计算，因此速度比较慢，从而影响到集成电路设计效率的提高。 

发明内容

(一)要解决的技术问题 

为解决上述的一个或多个问题，本发明提供了一种光刻仿真的方法及 装置，以提高光刻仿真的速度和集成电路的设计效率。 

(二)技术方案 

根据本发明的一个方面，提供了一种光刻仿真的方法。该方法包括：将物理版图内的掩膜图形划分为若干个待仿真区域；在所述若干个待仿真区域中搜索具有几何同构关系的待仿真区域，搜索获取的具有几何同构关系的多个待仿真区域构成区域同构序列；对若干个所述区域同构序列中的每一个区域同构序列，以图形同构方式合并光刻仿真任务，获得光刻仿真结果。 

根据本发明的再一个方面，还提供了一种光刻仿真的装置，该装置包括：待仿真区域划分模块，用于将物理版图内的掩膜图形划分为若干个待仿真区域；几何同构检测模块，与所述待仿真区域划分模块相连接，用于在所述若干个待仿真区域中搜索具有几何同构关系的待仿真区域，搜索获取的具有几何同构关系的多个待仿真区域构成区域同构序列；仿真模块，与所述几何同构检测模块相连接，用于对若干所述区域同构序列中的每一个区域同构序列，以图形同构方式合并光刻仿真任务，获得光刻仿真结果。 

(三)有益效果 

本发明光刻仿真方法及装置通过物理版图区域划分、区域内图形几何同构、光刻仿真，三个步骤，具有以下有益效果： 

(1)区域光刻仿真数据的复用可以有效地减少复杂的仿真计算任务，在不牺牲仿真精度的条件下提高芯片整体光刻仿真速度； 

(2)对不同区域以并行方式进行光刻仿真以提高对全芯片的光刻仿真速度，缩短对全芯片的光刻仿真时间。 

附图说明

图1为本发明实施例光刻仿真方法的流程图； 

图2a为本发明实施例光刻仿真方法中区域划分前某层的示意图； 

图2b为将图2a中某层版图划分为M行×N列个矩形的内区域的示意图； 

图2c为对如图2b所示内区域进行外延的示意图； 

图3为本发明实施例光刻仿真方法中根据位置划分待仿真区域步骤中 各阶段的流程示意图； 

图4为本发明实施例光刻仿真装置的示意图。 

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。虽然本文可提供包含特定值的参数的示范，但应了解，参数无需确切等于相应的值，而是可在可接受的误差容限或设计约束内近似于所述值。 

在集成电路物理设计中，局部区域之间设计图形有很大的相同性，这种相同性决定了局部区域之间的光刻计算过程和计算结果的相同性。本发明正是基于上述发现的基础上，以图形同构方式合并光刻仿真任务，基于图形同构对相同的物理版图光刻仿真任务进行一次计算，复用其光刻仿真结果，从而通过减少光刻仿真任务数量来提高对全芯片的光刻仿真速度。 

以下结合附图及实施例，对本发明作详细说明如下：