[发明专利]Bipolar低压工艺中耐高压器件及其制造方法

说明书

技术领域

本发明涉及一种半导体制造技术领域，尤其涉及一种Bipolar低压工艺中耐高压器件及其制造方法。

背景技术

传统的Bipolar(双极)工艺平台分类，一般以该工艺平台制造出来的标准NPN晶体管可承受的最大工作电压来制定；标准NPN晶体管的最大工作电压由集电区(C极)到发射区(E极)的耐压(即CE耐压)决定，CE耐压主要由外延厚度及电阻率决定，基区浓度及结深也会影响；外延厚度决定了隔离规则及工艺，而隔离规则及工艺又决定了版图面积；所以Bipolar低压工艺平台，对应外延厚度薄，隔离间距小，版图面积小，集成度高，如1.5um线宽5V耐压工艺平台；Bipolar高压工艺平台，对应外延厚度厚，隔离间距大，版图面积大，集成度低，如4um线宽60V耐压工艺平台。传统的Bipolar工艺采用PN结隔离，工艺平台耐压在5～60V之间，耐压大于60V，考虑到芯片面积和制造难度，一般用其它工艺替代，如介质隔离工艺。

为了提高设计电路的市场竞争力，部分专用集成电路会把不同模块整合到同一芯片上以提高集成度降低封装成本，但不同模块之间耐压往往有所区别，选择制造工艺平台时，需要选择适合高压模块制造工艺平台。整合的高低压模块，一般低压模块为控制电路，高压模块为输出输入电路。如果高低压模块耐压差别大或低压模块电路相对多，采用高压工艺平台制造原来用低压工艺平台制造的低压模块，会导致低压模块占芯片面积的大幅度增大。为此，高低压模块集成到同一芯片上会导致比高低压分别制造的芯片面积变大，部分抵消了通过整合高低压模块提高集成度的有益效果。

低压控制电路模块工作电压一般为3～7V，可采用2um以下线宽5～15V耐压工艺平台制造，此类工艺平台外延厚度2.5～4um之间，可实现标准NPN晶体管CE耐压在7～20V左右，隔离耐压在30-50V左右，就可以满足电路要求。为了实现高压模块部分高的工作电压，可以采用三极管或二级管反向串联的方式来实现；但考虑隔离耐压及电路高温工作可靠性问题，此反向串联耐压不宜超过隔离耐压的50％；为此传统的低压工艺平台，为保证电路工作可靠性，可实现反向串联耐压在25V以下。高温工作可靠性失效表现为，此类电路在高温高压工作时，高压加到隔离PN结处电场强度很大，会导致热载流子注入现象，从而引起隔离PN结漏电偏大，同时芯片内部或外部进入可动离子的影响，会恶化漏电问题，导致电路功能失效。如果能实现在低压工艺平台上制造出一般需要高压工艺平台制造的高压模块，将有利于整合高低压模块提高集成度。

发明内容

本发明的目的是提供一种Bipolar低压工艺中耐高压器件及其制造方法。

本发明提供一种Bipolar低压工艺中耐高压器件，包括：半导体衬底和位于其上的外延层；集电区、发射区和基区，所述集电区、发射区和基区位于所述外延层中，所述发射区位于所述基区中，所述集电区环绕于所述基区外围；埋层，所述埋层位于所述半导体衬底和外延层中，所述集电区与所述埋层相连；上隔离区和下隔离区，所述下隔离区位于所述半导体衬底和外延层相邻处，所述上隔离区位于所述下隔离区上的外延层中，所述下隔离区与上隔离区相连、并环绕所述集电区外围；轻掺杂区，所述轻掺杂区位于外延层中的所述上隔离区上方，与所述上隔离区相连；第一互连层，位于所述外延层上，包括第一层间介质层、氮化硅层、第一互连线和地极引线，所述第一层间介质层在所述上隔离区、基区、集电区以及发射区上形成有若干第一接触孔，第一互连线通过第一接触孔与所述基区、集电区以及发射区相连，所述氮化硅层位于所述第一层间介质层上，所述地极引线通过第一接触孔与所述轻掺杂区相连；第二互连层，位于所述第一互连层上，包括第二层间介质层、第二互连线和钝化层，在所述第二层间介质层上形成有若干第二接触孔，所述第二互连线通过第二接触孔与所述第一互连线相连，以实现所述基区、集电区和发射区的电性引出，所述钝化层位于所述第二互连线上。

进一步的，所述外延层厚度为2.5um～4um，所述外延层电阻率为1.0Ω·cm～2.2Ω·cm。

进一步的，所述半导体衬底、下隔离、上隔离、轻掺杂区和基区的掺杂类型为P型，所述外延层、埋层、发射区和集电区的掺杂类型为N型。

进一步的，所述轻掺杂区的表面浓度小于上隔离区的表面浓度，所述轻掺杂区的宽度大于所述上隔离区的宽度。

进一步的，所述轻掺杂区的表面浓度比上隔离区的表面浓度小两个数量级。

进一步的，所述轻掺杂区与所述集电区的水平距离大于8um。