[发明专利]半导体器件及其制造方法

说明书

相关申请的交叉引用

本申请要求2011年5月3日提交的韩国专利申请No.10-2011-0041851和2011年10月25日提交的No.10-2011-0109497的优先权，其全部内容通过引用合并于此。

技术领域

本发明的实施例总体而言涉及一种半导体器件及其制造方法。另外，本发明总体而言涉及一种包括栅极线的半导体器件及其制造方法。

背景技术

半导体器件包括大量的晶体管。尤其地，在半导体器件中，以密集且重复的结构布置了大量的单元晶体管。此外，晶体管根据存储器的期望类型而具有不同的栅结构。例如，关于DRAM存储器，单元晶体管的栅具有栅氧化物层与用于栅的导电层的层叠结构。关于快闪存储器，单元晶体管的栅可以具有隧道氧化物层、浮栅、电介质层与控制栅的层叠结构。另外，晶体管的栅根据存储器的布置而垂直地或水平地耦接，使得栅极线(或字线)垂直或水平地耦接。

在栅极线之间填充有绝缘层，且寄生电容器由相邻的栅极线和形成在栅极线之间的绝缘层形成。当向栅极线供应电压时，栅极线的电压会因为源自与寄生电容器的电容耦合现象的干扰而发生偏移。在为了改善或提高与栅极线有关的集成度的尝试中，这种干扰现象随着栅极线之间的间隔不断减小而变得愈加严重。

另外，随着为了提高集成度而减小栅极线的宽度，栅极线的电阻增加。就此，提出了若干种降低栅极线的电阻的方法。然而，所提出的这些方法存在不足，因为它们增加了与制造工艺相关的难度，且难以获得再现。

发明内容

本发明的一个实施例涉及一种半导体器件及其制造方法。

另外，所述半导体器件及其制造方法能够减小栅极线的电阻和干扰现象。

在本发明的一个实施例中，一种半导体器件包括：第一栅极线，所述第一栅极线以第一间隔布置在半导体衬底之上且每个第一栅极线都被配置成具有以金属硅化物层作为顶层；第二栅极线，所述第二栅极线以大于所述第一间隔的第二间隔布置在所述半导体衬底之上且每个第二栅极线都被配置成以金属硅化物层作为顶层；第一绝缘层，所述第一绝缘层形成在所述半导体衬底之上的第一栅极线之间且被配置成包括间隙；第二绝缘层，所述第二绝缘层形成在彼此面对的第二栅极线的侧壁上；刻蚀停止层，所述刻蚀停止层与所述第二绝缘层相邻；第三绝缘层，所述第三绝缘层形成在所述第一栅极线之上和之间以及所述第二栅极线之上和之间；形成在所述第三绝缘层之上的覆盖层；以及接触插塞，所述接触插塞与所述覆盖层和所述第三绝缘层相邻且耦接到结，所述结与形成在所述第二栅极线之间的半导体衬底相邻。

在本发明的一个实施例中，一种制造半导体器件的方法，包括以下步骤：在形成栅极线，每个栅极线具有硅层作为顶层，且栅极线位于半导体衬底之上；在所述栅极线之间形成反应停止层，使得硅层暴露；将硅层暴露出的部分形成为金属硅化物层；去除反应停止层；在栅极线之间形成绝缘层；以及在栅极线的金属硅化物之间以及与栅极线的金属硅化物相邻地形成绝缘层。

附图说明

图1A至图1G是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；以及

图2A至图2H是说明根据本发明的另一个实施例的制造半导体器件的方法的截面图。

具体实施方式

下面将参照附图更详细地描述本发明的示例性实施例。提供附图为了使本领域技术人员能够理解本发明的实施例的范围。但是，本发明可以用不同的方式实施，并不应当解释为限于在此所述的实施例。确切地说，提供这些实施例是为了使本说明书充分和完整，并向本领域技术人员充分传达本发明的范围。

附图并非按比例绘制，并且在某些情况下为了清楚地示出实施例的特征，可能对比例进行了夸大处理。在本说明书中，使用了特定的术语。使用这些术语来描述本发明，且不用来限定本发明的范围和观念。

在本说明书中，“和/或”表示包括了位于“和/或”之前和之后的部件中的一个或更多个。另外，“连接/耦接”表示一个部件与另一个部件直接耦接，或者一个部件经由又一个部件而间接地与所述另一个部件耦接。在本说明书中，单数形式可以包括复数形式，只要它没有在句中具体提出。另外，本说明书中所使用的“包括/包含”或“包括有/包含有”表示可以存在或增加一个或更多个部件、步骤、操作和元件。

图1A至图1G是说明根据本发明的一个实施例的制造半导体器件的方法的截面图。