[发明专利]一种形成双应力层的方法

说明书

技术领域

本发明涉及半导体集成电路的制造领域，尤其涉及一种形成双应力层的方法。

背景技术

在半导体集成电路制造工艺中，应变硅技术(Strain silicon)集成工艺在45纳米节点已经得到大范围的应用。应变硅技术(Strain silicon)是指在掺杂区域上形成可在衬底上产生应力的应力层，该应力层的应用能够增加源漏极中载流子的迁移率，其中，沿沟道方向的压应力可以提高空穴的迁移率，而沿沟道方向的拉应力可以提高电子的迁移率。为了对沟道内的载流子迁移率有明显的改进，该引入应力的材料层通常形成于接近沟道的表面，如在CMOS器件上直接形成具有应力的氮化硅蚀刻阻挡层来实现对沟道内的载流子迁移率的提升，具体的在NMOS的N型沟道表面形成拉应力SiN层，在PMOS的P型沟道表面形成压应力SiN层。

然而，在传统的双应力氮化硅阻挡层的工艺中，不同应力SiN薄膜的交叠区域的处理是一个难点，且很容易因为该交叠区域而造成良率的损失。

图1-5为本发明背景技术中传统双应力氮化硅阻挡层的工艺流程结构示意图；如图1-5所示，首先，在具有P/NMOS区域的半导体结构1上沉积高压应力（high compressive）氮化硅（SiN）层11，曝光、显影后形成覆盖在PMOS区域上的光阻12，并以光阻12为掩膜刻蚀去除覆盖在NMOS区域上高压应力氮化硅层，去除光阻12后，形成只覆盖PMOS区域上的剩余高压应力氮化硅层111。然后，淀积高拉应力（high tensile）氮化硅层13覆盖剩余高压应力氮化硅层111和暴露的NMOS区域的上表面，曝光、显影后形成覆盖在NMOS区域上的光阻14，并以光阻14为掩膜刻蚀去除覆盖在PMOS区域上高拉应力氮化硅层，去除光阻14后，形成只覆盖NMOS区域上的剩余高拉应力氮化硅层131，并在剩余高压应力氮化硅层111和剩余高拉应力氮化硅层131的交叠区域15处形成不规则的缺陷，从而造成产品良率的降低。

目前对于交叠区域15的问题，主要通过干法刻蚀工艺的调整或者在版图设计时候加以考量以尽量减少对良率的影响，但均增加了工艺控制的难度，易产生工艺缺陷。因此急需找到一种和传统工艺兼容，并且不产生工艺缺陷的工艺方法。

发明内容

本发明公开了一种形成双应力层的方法，其中，包括以下步骤：

步骤S1：沉积高压应力层覆盖一具有PMOS和NMOS区域的半导体结构的上表面；

步骤S2：刻蚀去除覆盖在NMOS区域上的高压应力层后，沉积高拉应力层覆盖剩余高压应力层和所述半导体结构暴露部分的上表面；

步骤S3：采用光刻工艺，形成覆盖在NMOS区域上的第二光阻，并以所述第二光阻为掩膜刻蚀去除部分覆盖在PMOS区域上的高拉应力层后，继续采用远端等离子化学刻蚀工艺去除覆盖在PMOS区域上剩余的高拉应力层和交叠区域中的高拉应力层，去除第二光阻。

上述的形成双应力层的方法，其中，还包括：步骤S2采用光刻工艺形成覆盖在PMOS区域上的第一光阻，并以所述第一光阻为掩膜刻蚀去除覆盖在NMOS区域上的高压应力层，并去除第一光阻。

上述的形成双应力层的方法，其中，步骤S2中采用干法刻蚀去除覆盖在NMOS区域上的高压应力层。

上述的形成双应力层的方法，其中，步骤S3中采用干法刻蚀去除部分覆盖在PMOS区域上的高拉应力层。

上述的形成双应力层的方法，其中，所述高拉应力层和所述高压应力层的材质均为氮化硅。

上述的形成双应力层的方法，其中，采用NH₃、H₂、NF₃等气体进行远端等离子化学刻蚀工艺。

上述的形成双应力层的方法，其中，进行远端等离子化学刻蚀工艺时，通过控制刻蚀时间来控制交叠区域中的高压应力氮化硅层。

上述的形成双应力层的方法，其中，所述光刻工艺包括旋涂光刻胶，曝光、显影后，去除多余光刻胶，形成光阻。

上述的形成双应力层的方法，其中，所述交叠区域为高压应力层与高拉应力层的交叠部分。

上述的形成双应力层的方法，其中，所述半导体结构包括设置有PMOS和NMOS区域的衬底，且所述PMOS和NMOS区域上均设置有侧墙和栅极结构，一浅沟隔离槽嵌入部分所述衬底内。