[发明专利]在功率MOSFET内集成肖特基二极管

说明书

技术领域

本发明主要涉及半导体器件，更确切地说，是涉及在截止区内带有集成肖特基二极管的屏蔽栅极沟槽MOS的制备方法。

背景技术

于2010年3月11日存档的美国专利申请号为12/722,384，题为《带有增强型源极吸引布局的屏蔽栅极沟槽MOS》的专利，提出了一种仅利用四个掩膜制备半导体器件的方法，特此引用其全文以作参考。该方法包括利用第一掩膜制备多个沟槽，在多个沟槽中制备第一导电区，利用第二掩膜制备中间电介质区以及截止保护区，至少在某些沟槽中制备第二导电区，利用第三掩膜形成到第二导电区的第一电接触以及到第一导电区的第二电接触，沉积金属层，利用第四掩膜形成源极金属区和栅极金属区。

这种集成结构含有功率MOSFET器件，功率MOSFET中配置了体二极管。然而，典型的P-N面结型二极管在运行时具有不良特性。这些不良特性包括：巨大的正向传导损耗、在正向配置状态下本体-外延结之间的电荷储存、当功率MOSFET从正向偏压切换至反向偏压时过量的储存少子电荷导致巨大的恢复电流以及电压过冲、以及在直流-直流转换应用中开关节点电压过冲/环绕。

另一方面，肖特基二极管具有一些优于P-N结二极管的优良特性，尤其是配置在功率MOSFET中时。肖特基二极管在正向传导时正向压降很低，会降低器件的功率耗散，从而使传导损耗更低。由于肖特基的传导是通过多子进行的，因此在器件开关时不会发生少子电荷储存效应。

正是在这一前提下，提出了本发明的各种实施例。

发明内容

本发明的目的是提供一种在功率MOSFET内集成肖特基二极管的方法，用于制备半导体器件，该方法在集成结构中引入了肖特基二极管，但是其制备工艺仍然沿用自对准接触体系，并且同样仅仅需要四个掩膜。该集成结构的制备成本更低，而且增强了器件的性能。

为了达到上述目的，本发明提供了一种用于制备半导体器件的方法，包括：

a)利用第一掩膜，在衬底上制备若干沟槽，所述若干沟槽包括位于有源区中的有源栅极沟槽，位于含有有源栅极沟槽的有源区之外的截止区中的栅极滑道/截止沟槽以及屏蔽电极吸引沟槽，栅极滑道/截止沟槽包括一个或多个沟槽，所述一个或多个沟槽限定了位于含有有源栅极沟槽的有源区之外的区域中的台面结构；

b)在限定台面结构的一个或多个沟槽中，制备第一导电区；

c)利用第二掩膜，在限定台面结构的一个或多个沟槽中，制备一个中间电介质区以及一个截止保护区；

d)在限定台面结构的一个或多个沟槽中，制备第二导电区；

e)形成到第二导电区的第一电接触，在位于截止区中的屏蔽电极吸引沟槽中，形成到第一导电区的第二电接触，并且利用第三掩膜，在含有有源栅极沟槽的有源区外部的区域中，在截止沟槽之间形成的台面结构内，制备一个或多个肖特基二极管。

上述的方法，其中，该方法还包括：

f)在器件上沉积一个金属层；并且

g)利用第四掩膜，用金属层制备源极金属区和栅极金属区。

上述的方法，其中，该方法还包括在一个或多个截止沟槽中，制备非对称的侧壁。

上述的方法，其中，制备非对称的侧壁包括切口刻蚀至少部分被第二掩膜覆盖的那部分氧化层。

上述的方法，其中，非对称的侧壁包括第一侧壁和第二侧壁，第一侧壁具有比第二侧壁更厚的氧化层，第一侧壁更靠近肖特基二极管。

上述的方法，其中，制备肖特基二极管包括在截止沟槽之间形成的台面结构的裸露表面上，沉积势垒金属。

上述的方法，其中，台面结构的裸露表面是台面结构中所形成的势阱的裸露表面。

上述的方法，其中，制备肖特基二极管包括进行深孔穴植入，以便在肖特基二极管有关的肖特基结下方，形成掺杂屏蔽区。

本发明还提供了一种半导体器件，包括：

a)衬底上的若干沟槽，其包括位于有源区中的一个或多个有源栅极沟槽，以及位于含有有源栅极沟槽的有源区外部的截止区中的一个或多个栅极滑道/截止沟槽以及屏蔽栅极吸引沟槽，栅极滑道/截止沟槽包括一个或多个沟槽，所述一个或多个沟槽限定了位于含有有源栅极沟槽的有源区之外的区域中的台面结构；

b)形成于所述若干沟槽中的第一导电区；

c)形成于限定台面结构的一个或多个沟槽的至少一部分中的一个中间电介质区以及一个截止保护区；

d)形成于限定台面结构的一个或多个沟槽的至少一部分中的第二导电区，其中，第二导电区通过中间电介质区，与第一导电区电绝缘；以及