[发明专利]半导体集成器件及其制作方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体集成器件及其制作方法。

背景技术

随着半导体器件集成度的不断提高，往往需要将多种类型的器件集成在一起进行制作，如将多晶硅电阻与MOS器件在同一工艺过程中制作，并且，随着半导体工艺技术节点的降低，传统采用材料为二氧化硅的栅介质层和材料为多晶硅的栅电极层的MOS器件出现了漏电量增加和栅电极层损耗等问题，为解决该问题，现有技术中提出了采用高K材料代替二氧化硅制作栅介质层，采用金属材料代替多晶硅制作栅电极层（简称高K金属栅，HKMG），随之而来出现的将多晶硅电阻与采用HKMG工艺制作的MOS器件集成在一起的集成器件制作工艺也成为了现在研究的热点。

在美国专利US6406956中提供了一种集成多晶硅电阻和高K金属栅的半导体器件及其制作方法，该方法流程图如图1所示，包括：

步骤S101：提供基底，所述基底包括有源区和隔离区、位于所述有源区表面上的伪栅、位于所述隔离区表面上的多晶硅电阻，所述多晶硅电阻与伪栅同时形成；步骤S102：在所述基底表面上形成第一介质层，所述第一介质层为第零层间介质层（ILD0），并平坦化ILD0，暴露出伪栅和多晶硅电阻表面；

步骤S103：在多晶硅电阻表面上形成保护层；

步骤S104：以所述保护层为掩膜，去除所述伪栅，形成沟槽；

步骤S105：去除所述多晶硅电阻表面上的保护层；

步骤S106：在所述沟槽底部形成高K介质层，在沟槽内的高K介质层上填充金属材料直至金属材料填满所述沟槽，以形成金属栅极层，此时金属栅极层同时覆盖了多晶硅电阻的表面；

步骤S107：采用化学机械研磨（CMP）工艺磨抛金属栅极层表面，暴露出ILD0材料，即同时形成了金属栅极和多晶硅电阻。

在实际生产过程中发现，采用上述方法制作出的半导体集成器件良率往往不符合要求，尤其是多晶硅电阻的阻值往往低于设计值。

发明内容

为解决上述技术问题，本发明实施例提供了一种半导体集成器件及其制作方法，将多晶硅电阻与高K金属栅集成，且多晶硅电阻的阻值满足了设计要求，提高了半导体集成器件的良率。

为解决上述问题，本发明实施例提供了如下技术方案：

一种半导体集成器件制作方法，包括：

提供基底，所述基底包括有源区和隔离区、覆盖所述有源区和隔离区表面的电阻形成层和覆盖所述电阻形成层表面的牺牲层；

去除部分牺牲层材料和电阻形成层材料，以在所述有源区表面上形成伪栅，在所述隔离区表面上形成电阻，其中，所述伪栅包括部分电阻形成层材料及位于其表面上的牺牲层材料，所述电阻仅包括部分电阻形成层材料，所述电阻的表面高度低于所述伪栅的表面高度；

在基底表面上形成第一介质层；

平坦化所述第一介质层，仅暴露出所述伪栅表面；

以所述第一介质层为掩膜，去除伪栅区域的电阻形成层材料和牺牲层材料，在所述第一介质层表面内形成金属栅开口；

填充所述金属栅开口，得到金属栅极。

优选的，所述金属栅极的厚度为所述电阻厚度的1.1倍-2倍。

优选的，所述牺牲层的材料为对所述电阻形成层材料的刻蚀选择比高于10:1的材料。

优选的，所述电阻形成层材料为多晶硅或掺杂的多晶硅，所述电阻形成层的厚度为

优选的，所述牺牲层材料为SiGe或掺杂的SiGe。

优选的，所述牺牲层的厚度为

优选的，所述在基底表面上形成第一介质层的过程具体为：

在基底表面上形成阻挡层，所述阻挡层覆盖所述伪栅表面和电阻表面；

在所述阻挡层表面上形成所述第一介质层。

优选的，所述阻挡层的材料为氮化硅，所述阻挡层的厚度为

优选的，所述基底还包括位于所述有源区表面上的衬垫氧化层，所述衬垫氧化层材料为氧化硅。

优选的，所述在所述有源区表面上形成伪栅，在所述隔离区表面上形成电阻的过程具体为：

采用光刻工艺在所述牺牲层表面上形成具有隔离区图形的第一感光层，以具有隔离区图形的第一感光层为掩膜，去除所述隔离区表面上的全部牺牲层材料，暴露出所述隔离区表面上的电阻形成层材料；

去除所述第一感光层；