[发明专利]监控外延轮廓的测试键

说明书

技术领域

本发明一般地涉及半导体技术领域，更具体地来说，涉及监控外延轮廓的方法和系统。

背景技术

在大量电子器件（诸如计算机、移动电话以及其他电子器件）中使用半导体器件。半导体器件还包括集成电路，通过在半导体晶圆的上方沉积许多类型的薄膜材料以及图样化薄膜材料以形成集成电路来在半导体晶圆的上方形成集成电路。集成电路包括诸如金属氧化物半导体（MOS）晶体管的场效应晶体管（FET）。

半导体工业的一个目标是继续缩小尺寸并增加各个FET的速度。为了实现这些目标，将在小于32nm的晶体管节点中使用鳍式FET（FinFET）或多个栅极晶体管。例如，FinFET不仅提高了面密度而且改善了沟道的栅极控制。

在构造三维FinFET的过程中，通常在半导体衬底上方生长半导体材料的外延生长层（“外延层”）。由于外延层的厚度（即，半导体衬底上方的外延层的高度）影响FinFET的性能，所以如有必要，则精确地控制外延层的生长。

外延层在不同环境中生长或邻近不同环境生长（例如，在硅上、与浅沟槽隔离（STI）区域相邻、邻近氮化硅等）的速率发生显著变化。为了确定外延层是否生长到预期、期望或可接受的厚度，可以使用透射电子显微镜（TEM）并且进行厚度测量。然而，使用TEM成本较高。因此，可以期望保守地使用TEM。此外，使用TEM进行测量会减慢总体的FinFET制造工艺。此外，在不进行大量测量的情况下TEM不能观察管芯内的变化。

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种估计其他半导体器件中的外延生长半导体材料的高度的方法，包括：在第一半导体器件上方外延生长半导体材料的第一部分、第二部分和第三部分，半导体材料的所述第三部分相对于半导体材料的所述第一部分和所述第二部分具有减小的尺寸；测量半导体材料的所述第三部分的高度以及半导体材料的所述第一部分和所述第二部分中的至少一个的高度；测量流经半导体材料的所述第一部分和所述第二部分的第一饱和电流；测量流经半导体材料的所述第一部分和所述第三部分的第二饱和电流；制备模型，所述模型为相对于半导体材料的所述第一部分和所述第二部分中的至少一个的高度的第一饱和电流以及相对于半导体材料的所述第一部分和所述第三部分的平均高度的第二饱和电流的模型；以及

使用所述模型来估计所述其他半导体器件中的外延生长半导体材料的高度。

该方法还包括：与禁止外延生长的环境相邻地形成半导体材料的所述第三部分。

该方法还包括：与氮化硅和氧化物中的至少一个相邻地形成半导体材料的所述第三部分。

该方法还包括：使用所述第一饱和电流和所述第二饱和电流在所述模型上建立线。

该方法还包括：在第二半导体器件上方外延生长半导体材料的第四部分和第五部分，半导体材料的所述第四部分和所述第五部分具有与半导体材料的所述第三部分类似的尺寸；测量半导体材料的所述第四部分和所述第五部分中的至少一个的高度；测量流经半导体材料的所述第四部分和所述第五部分的第三饱和电流；以及制备模型，从而所述模型包括相对于半导体材料的所述第四部分和所述第五部分中的至少一个的高度的所述第三饱和电流。

该方法还包括：使用所述第一饱和电流、所述第二饱和电流和所述第三饱和电流在所述模型中建立曲线。

该方法还包括：在介于半导体材料的所述第一部分和所述第二部分之间的半导体鳍的一部分上方形成第一栅电极。

该方法还包括：在介于半导体材料的所述第一部分和所述第三部分之间的半导体鳍的一部分上方形成第二栅电极。

该方法还包括：利用钨塞与半导体材料的所述第一部分、所述第二部分和所述第三部分中的每一个都接触，从而有利于测量所述第一饱和电流和所述第二饱和电流。

该方法还包括：在半导体材料的所述第一部分上方设置第一组隔开的接触件，在半导体材料的所述第二部分上方设置第二组隔开的接触件，以及在半导体材料的所述第三部分上方设置第三组隔开的接触件，从而允许测量所述第一饱和电流和所述第二饱和电流。