[发明专利]一种低电流失配的锁相环电荷泵电路

说明书

技术领域

本发明涉及一种单端电荷泵，具体说是一种低电流失配的锁相环电荷泵电路，其能够有效的得到较大的输出阻抗，宽的输出电压摆幅，和较低的系统增益误差，又能够以相对较低的电荷泵电流工作。 

背景技术

锁相环(Phase locked loop, 简称“PLL”)电路是用来产生一个能够将频率和相位锁定在另外一个信号的电子系统，锁相环电路可以与其他模块一起构成时钟数据恢复电路，将输入数据同步到一个时钟信号。 

典型的PLL包括一个鉴频鉴频器(Phase Frequency Detector, 简称PFD)、电荷泵(Charge Pump, 简称CP)、环路滤波器(Low Pass Filter, 简称LPF)和压控振荡器(Voltage Controlled Oscillator,简称VCO)。PLL接受外部参考信号，并与本地产生的频率可变信号进行相位比较。鉴频鉴相器PFD通过比较参考信号和本地频率可变信号，产生相位误差信号UP和DN，这两个相位误差信号作为电荷泵CP的输入。电荷泵CP会产生一个相应的电流 来响应相位误差信号。电流又会流入环路滤波器LPF并产生一个电压用以控制压控振荡器VCO来相应的改变振荡频率。通过控制VCO的输出频率，PLL的频率和相位会逐渐匹配到输入的参考信号。 

如图1所示现有的PLL包括鉴相器(PHASE DETCETOR)，用来检测两个信号的相位误差；电荷泵(charge pump)，用来接收鉴相器的误差信号并输出一个对应的电流Icp；环路滤波器(LOOP FILTER)，用来控制反馈环路(CLOCK SIGNAL)的动态特性，并滤除电荷泵产生的电流的高频噪声；压控振荡器(VCO)根据环路滤波器产生的的输出电压来产生可变频的时钟信号，反馈环路将这些元件连接起来。系统(PLL)接受一个参考信号(Reference Signal)，产生一个时钟信号(Clock Signal)用来匹配这个参考信号的频率。 

鉴相器比较的是一个参考信号和一个时钟信号的相位。鉴相器可能会包括一个XOR门，或者是一个四象限乘法器，或者是一个鉴频鉴相器(PFD)。实际中,鉴相器用参考信号和时钟信号的相位差来产生一个相应的误差修正信号。这个误差修正信号包含一个上升信号(记为“up”)和一个下降信号(记为“dn”)，误差修正信号包括两个工作在相反的逻辑的信号，一个是上升信号，一个是下降信号。实际中，误差修正信号与参考信号、时钟信号的相位误差信号成正比。如果时钟信号的相位严重滞后于参考信号的相位，鉴相器输出一个相对较宽的up信号（例如，一个宽的正信号）。如果时钟信号的相位稍微超前与于参考信号的相位，鉴相器输出一个相对较窄的dn信号（例如，一个窄的负信号）。 

鉴相器将误差修正信号传送给电荷泵。电荷泵响应接收到的误差修正信号产生一个电流。实际中，up和dn信号脉冲宽度的大小与电荷泵输出的平均电流成正比。一个宽的up脉冲使电荷泵供给环路滤波器成比例的大量的正电流，而一个窄的dn脉冲使电荷泵供给环路滤波器成比例的少量的负电流。 

电荷泵的输出电流决定了环路滤波器的输出电压()。实际中，环路滤波器会滤除与电荷泵输出电流相关的高频部分(例如噪声，高频输入抖动等等)，从而使很好的跟踪无高频干扰（或其他不希望的干扰）的参考信号相位变化。另外，电荷泵的输出阻抗会影响环路滤波器的传输函数。因此，希望电荷泵有很高的输出阻抗。 

环路滤波器的输出电压(例如)传输到VCO。VCO根据产生时钟信号(Clock Signal)。实际中，控制VCO输出的时钟信号的频率。电荷泵产生的一个大的正电流脉冲会使环路滤波器处的成比例的上升。反过来，增加的又会使VCO时钟信号的频率增加。电荷泵产生的一个小的负电流脉冲会使环路滤波器处的成比例的减小，而减小的又会使VCO时钟信号的频率降低。 

因为电荷泵的输出电流会直接影响VCO的频率，所以就需要使得VCO工作在一个尽量宽的线性电压范围来保证所需要的频率。 

压控振荡器VCO产生的时钟信号反馈到鉴相器，并通过上面的步骤将时钟信号和参考信号进行同步。 

因为压控振荡器VCO的振荡频率由环路滤波器输出端控制电压决定，而控制电压又取决于电荷泵产生的电流，所以电荷泵CP的线性工作范围就很重要。