[发明专利]提高SDRAM数据传输效率的方法

说明书

技术领域

本发明涉及数据存储及处理技术领域，尤其是数据通信的数据存储及处理中提高SDRAM数据传输效率的方法。

背景技术

随着通信技术的发展，需要处理的数据量越来越大，数据的流量控制要求越来越高，这都要求数据存储和处理能力的提高，而数据处理能力的提高，提高接口效率是一种有效的方法。目前的硬件设计中，FPGA（Field Programmable Gate-Array现场可编程阵列)和双倍速率同步动态随机存储器DDR2 SDRAM的结合应用非常普遍。FPGA和DDR2 SDRAM连接处理内容主要是数据读写，DDR2 SDRAM支持的常用命令有7种：空操作(NOP)、激活操作(Active)、突发读(Burst Read)、突发写(Burst Write)、自动刷新(Autorefresh)、关闭(Precharge)、模式寄存器配置(Mode Register Set)。所有的操作命令都是通过信号线RAS_N、CAS_N、WE_N共同控制来实现的。

在对DDR2 SDRAM进行存取数据操作之前，首先要对其初始化，即设置DDR2 SDRAM的普通模式寄存器和扩展模式寄存器，确定DDRSDRAM的工作方式，这些设置包括突发长度、突发类型、CAS潜伏期和工作模式以及扩展模式寄存器中的对DDR2 SDRAM内部延迟锁定回路(DLL)的使能与输出驱动能力的设置。初始化完成之后，DDR2 SDRAM便进入正常的工作状态，此时便可对存储器进行读写和刷新。DDR2 SDRAM在一对差分时钟的控制下工作，命令(地址和控制信号)在每个时钟的上升沿被触发。对DDR2 SDRAM的读和写操作是基于突发的，即从一个选定的地址单元开始，连续存取已设置长度的地址单元，该长度就是所谓的突发长度。DDR2 SDRAM提供的可编程的读或写的突发长度为2，4或8。数据的存取以一个激活命令(Active)开始，接着便是读(Burst Read)或写(Burst Write)命令。与激活命令一起被触发的地址位用来选择将要存取的区和页(或行)，与读或写命令一起被触发的地址位用来选择突发存取的起始列单元。读命令被触发后，数据将在1.5～3个时钟周期之后出现在数据总线上。这个延迟就是所谓的CAS潜伏期(CAS latency)，即从DDR2SDRAM内核读出数据到数据出现在数据总线上所需要的时间。CAS潜伏期的大小与SDRAM的速度和存储器的时钟频率有关。当要存取一个不同行的地址单元时，需要通过一个关闭(Precharge)操作关闭当前行，以下将Precharge命令称为关闭命令。自动刷新(Autorefresh)命令用来周期性地刷新DDR SDRAM，以保持其内部的数据不丢失。，

现有技术采用FPGA作为控制器来控制DDR2 SDRAM的读写操作，FPGA控制器的主要功能包括：(1)初始化DDR2 SDRAM；(2)简化DDR2SDRAM的读写时序。在对DDR2 SDRAM初始化完成之后，就可进行读、写或其他操作。在执行读/写命令之前，先要激活将要读/写的行，之后便可对该行进行突发读/写。这样当一次读写突发长度结束后，如果需要发起下一次读写，就需要发关闭命令结束这一行，然后发激活命令开启下一行，这样才能开始写下一次数据。

如何简化读写时序，提高数据处理效率是FPGA控制器设计的主要难题，通常的控制器时序都保留了相当多的空操作，按照激活、读/写、关闭，然后再开启激活的循环次序控制SDRAM读写，数据处理效率不高。

发明内容

本发明的主要目的是为了解决现有的问题，提供了一种用FPGA控制DDR2 SDRAM的数据存储的方法，充分利用单次读写过程中的空闲时钟，提高了数据处理效率，降低了DDR2 SDRAM的设计难度及产生问题的可能性。

一种提高SDRAM数据传输效率的方法，应用于采用现场可编程阵列FPGA控制双倍速率同步动态随机存储器DDR2 SDRAM的读写操作，包括步骤如下：

步骤1、选定将要采用的SDRAM芯片，根据芯片参数，确定完成单个突发长度读或写操作命令需要的最小时钟数目，定义为t1；

步骤2、根据芯片单个突发长度对应的时钟数目，定义为t2；

步骤3、确定总周期，如果t1的值大于t2与SDRAM芯片存储库数目的乘积，那么总周期是t1，否则总周期是t2与存储库数目的乘积；