[发明专利]具有低导通电阻的MOS器件的几何图形

说明书

分案申请说明

本申请是申请日为2007年12月26日、题为“具有低导通电阻的MOS器件的几何图形”的中国发明专利申请No.200780051901.1(PCT国际申请PCT/US2007/088866)的分案申请。

相关申请的交叉引用

本申请要求于2006年12月28日递交的美国临时专利申请No.60/882,250的优先权，该申请的内容通过引用结合于此，就好像被完全公开一样。

技术领域

本发明涉及金属氧化物半导体(MOS)器件的几何图形，以便生产具有低导通电阻(on-resistance)的器件，并且具体地涉及具有这样的几何图形的方形DMOS(SQDMOS)器件。

背景技术

出于比较目的，图1示出了具有栅极、漏极、源极和本体(体)区的传统金属氧化物半导体(MOS)结构的几何图形(geometry)的俯视图。MOS沟道(栅极区)的宽度是B，MOS沟道的长度是G。源和漏极区的长度S和D分别基于具体处理技术的设计规则以实现某一可靠性和电压能力。MOS的总面积是A×B。

MOS的导通电阻(Ron)取决于MOS沟道的宽度B和长度G。更大的宽度B导致更小的Ron，更小的长度G导致更小的Ron。通过减小Ron，可增加在给定时间段内MOS开关的次数，并且因此可获得更高的处理速度和每个开关事件更低的能量消耗。

然而，在减小Ron时，如果MOS沟道的宽度B增加，则MOS的面积可能增加。增加的MOS面积可导致在相同面积中具有较小计算能力的芯片，或者具有被增加的制造成本的更大的芯片。因此，减小Ron同时还不增加MOS的面积才是有利的。

一种减小Ron的技术包括镜像化两个基本MOS结构，以使得每个结构的漏极区重叠，如图2的几何图形所示。根据此技术，有效宽度B被加倍(即存在每个都具有宽度B的两个MOS沟道)，从而降低了Ron，同时该结构的总面积小于单个MOS结构的两倍面积(即小于两倍的A×B)。可如图3所示地重复此结构以获得甚至更小的Ron。

本发明提供了用于MOS器件的几何图形，该几何图形获得了器件的Ron的甚至进一步的减小，同时还不增加器件的面积。

发明内容

本发明充分利用了发明人这样的认识：如果(在沟道区之上形成的)栅极区被形成为以环的形式围绕漏极区，则相对于给定的MOS面积增加了沟道宽度。以此方式，因为增加了沟道的有效宽度，所以降低了MOS的Ron，而不增加MOS的面积。

因此，在一个方面，本发明提供了一种金属氧化物半导体(MOS)器件以及一种在衬底上形成该MOS器件的方法。MOS包括：漏极区；以环的形式围绕漏极区的栅极区；多个源极区，这些源极区被布置在栅极区周围并且与漏极区相对；以及多个体区(bulk region)，这些体区被布置在栅极区周围并且分隔源极区。

利用上述配置，降低了MOS的Ron。成环的栅极区提供了增加的栅极宽度，而没有增加MOS的面积。通过减小Ron，可增加MOS开关次数，并且因此可获得更高的处理速度和每个开关事件更低的能量消耗。

与传统结构相比，将体区布置在栅极区周围并且分隔源极区可提供MOS面积的进一步减小。因为体区被布置在栅极区周围，所以可以不需要源极区周围的额外体区。在MOS的正常操作中，体区中所包括的体触点不承载任何电流。体触点向MOS的体区提供电压偏置。因此，可减少体触点的数目，而不影响MOS的性能。因为体区可被排除在源极区之外，所以可减小源极区的尺寸。通过减小MOS的面积，在相同的面积中可提供更多的计算能力，或者可生产更小的芯片，从而减少制造成本。

栅极区可以被形成为闭环形式，并且栅极区可具有与漏极区的形状相对应的形状。漏极区可具有圆形形状或多边的多边形形状，该多边的多边形形状包括方形、矩形、六边形和八边形之一。

沟道区可形成在栅极区之下，并且沟道区可被配置为使得电流可从每个源极区流向漏极区。衬底可具有与漏极区的形状相对应的形状，并且体区可被布置在衬底的角落。将体区布置在衬底的角落可使有效沟道宽度最大化。

MOS器件可以是晶体管，并且衬底可以是硅衬底。栅极区可包括多晶硅，并且MOS器件可以是方形DMOS(SQDMOS)。漏极区和至少一个源极区可具有各自的触点，并且漏极区的触点和栅极区之间的距离可大于源极区的触点和栅极区之间的距离，以达到从漏极区到源极区的更大的击穿电压。