[发明专利]通过形成加压的背面介电层控制器件性能

说明书

技术领域

本发明涉及一种集成电路结构。

背景技术

由于集成电路的发明，半导体产业经历了由各种电子元件(即，晶体管，二极管，电阻器，电容器等)的集成密度的不断提高所导致的持续快速发展。通常，这种集成密度的改进来自于最小特征尺寸的反复减小，允许更多元件被集成在给定的芯片区域内。

实际上，这些集成度改进实质上基本都是二维(2D)的，因为由集成元件所占用的体积基本上位于半导体晶圆表面上。虽然光刻的显著改进导致2D集成电路形成相当大的改进，但是仍然存在可以以二维实现的密度的物理限制。这些限制之一是制造这些元件所需的最小尺寸。并且，当将越多的器件设置在一个芯片上时，需要更复杂的设计。

由于器件数量增加，其他限制源于器件之间的互连的数量和长度的显著增加。当互连数量和长度增加时，电路的RC延时和功耗均增加。

在解决以上讨论的限制的尝试中，通常使用三维集成电路(3DIC)和层叠管芯。将硅通孔(TSVs)用在3DIC和叠层芯片中。因此，探索相关工艺。

发明内容

根据本发明的一个方面，提供一种集成电路结构，包括：半导体衬底；P型金属氧化物半导体(PMOS)器件和n型金属氧化物半导体(NMOS)器件，位于所述半导体衬底前表面；第一介电层，位于所述半导体衬底的背面上，其中，所述第一介电层将第一应力类型的第一应力施加给所述半导体衬底，其中，所述第一介电层上覆所述半导体衬底并且与所述PMOS器件和所述NMOS器件中的第一个重叠，并且没有与所述PMOS器件和所述NMOS器件中的第二个重叠；以及第二介电层，位于所述半导体衬底的背面，其中，所述第二介电层将第二应力施加给所述半导体衬底，其中，所述第二应力为与第一应力类型相反的第二应力类型，以及其中，第二介电层与所述PMOS器件和所述NMOS器件中的第二个重叠。

优选地，所述第一介电层和所述第二介电层中的每个均包括氮化硅。

优选地，所述第二介电层包括在所述第一介电层上方延伸并且与所述第一介电层接触的部分。

优选地，所述第一应力类型是拉伸的，并且所述PMOS器件和所述NMOS器件中的第一个是所述NMOS器件。

优选地，所述第一应力类型是压缩的，并且所述PMOS器件和所述NMOS器件中的第一个是所述PMOS器件。

优选地，所述集成电路结构进一步包括：衬底通孔(TSV)，位于所述半导体衬底中；以及金属焊盘，位于所述半导体衬底的背面上，并且上覆所述半导体衬底，其中，所述金属焊盘与所述TSV电连接，其中，所述第一介电层和所述第二介电层之一包括位于所述金属焊盘的边缘部分的上方并且与所述金属焊盘的所述边缘部分重叠的部分，以及其中，通过位于所述第一介电层和所述第二介电层之一中的开口暴露所述金属焊盘的中间部分。

优选地，所述第一介电层上覆与所述PMOS器件和所述NMOS器件相同的芯片中的第一导电类型的全部MOS器件并且基本上与所述全部MOS器件重叠，并且基本上没有与位于所述相同芯片中的第二导电类型的MOS器件中的任何一个重叠，以及其中，所述第一导电类型和所述第二导电类型为相反的导电类型。

根据本发明的另一方面，提供一种集成电路结构，包括：半导体衬底；衬底通孔(TSV)，从所述半导体衬底的后表面向下延伸至所述半导体衬底的前表面；金属焊盘，位于所述半导体衬底的背面，并且与所述TSV电连接；第一介电层，在所述半导体衬底的后表面的上方，其中，所述第一介电层将第一应力类型的第一应力施加给所述半导体衬底；以及第二介电层，位于所述第一介电层上方，并且与所述第一介电层接触，其中，所述第二介电层将与所述第一应力类型相反的第二应力类型的第二应力施加给所述半导体衬底，以及其中，所述第一介电层和所述第二介电层之一包括位于所述金属焊盘的边缘部分的上方并且与所述金属焊盘的所述边缘部分重叠的一部分，其中，通过位于所述第一介电层和所述第二介电层之一中的开口暴露所述金属焊盘的中间部分。

优选地，所述第一介电层和所述第二介电层中每个均包括氮化硅。

优选地，所述集成电路结构进一步包括位于所述半导体衬底的所述前表面处的p型金属氧化物半导体(PMOS)器件和n型金属氧化物半导体(NMOS)器件，其中，所述第一介电层上覆所述PMOS器件和所述NMOS器件中的第一个，并且没有与所述PMOS器件和所述NMOS器件中的第二个重叠；以及其中，所述第二介电层与所述PMOS器件和所述NMOS器件中的第二个重叠。